高速背板的设计及测试研究

1

作者 魏东明 张靓 《舰船电子对抗》 2024年第5期83-89,共7页

高速背板作为高速串行链路的重要组成部分,随着高速背板连接器的蓬勃发展和日益提升的速率需求而不断迭代。从高速背板性能指标约束、设计流程和信号完整性验证3个方面,总结25 Gbps高速背板的信号完整性保证的控制方法及相关测试指导,... 高速背板作为高速串行链路的重要组成部分,随着高速背板连接器的蓬勃发展和日益提升的速率需求而不断迭代。从高速背板性能指标约束、设计流程和信号完整性验证3个方面,总结25 Gbps高速背板的信号完整性保证的控制方法及相关测试指导,为高速背板的设计提供参考。 展开更多

关键词 高速串行链路 25 Gb/s高速背板 信号完整性

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基于FPGA实现高速串行链路数据恢复的方法 被引量：4

2

作者 曲伟 孙志安 《计算机测量与控制》 CSCD 北大核心 2011年第1期219-221,共3页

为解决高速串行链路数据时钟异步时数据恢复问题,提出了基于FPGA的高速串行链路数据恢复方案,设计了本地时钟与锁相环输出时钟组成的混合时钟域,阐述了在不同相位高速串行数据采样原理与采样过程,分析了采样位置判决原理与数据有效判别... 为解决高速串行链路数据时钟异步时数据恢复问题,提出了基于FPGA的高速串行链路数据恢复方案,设计了本地时钟与锁相环输出时钟组成的混合时钟域,阐述了在不同相位高速串行数据采样原理与采样过程,分析了采样位置判决原理与数据有效判别方法,实现了高速串行链路数据的恢复;通过逻辑仿真与试验验证,在时钟速率与数据速率不同的情况下,该方法能够有效恢复串行数据,数据速率可达400Mb/s,在数据通讯领域有广泛应用前景。 展开更多

关键词 高速串行链路 数据恢复 FPGA

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基于信号完整性的万兆通信系统的优化设计 被引量：2

3

作者 李宇飞 马秀碧 冉万宁 《电子与封装》 2023年第10期87-91,共5页

随着信息技术的快速发展,万兆以太网在大数据网络传输中扮演着重要的角色,然而其超高的速度使其在设计改进时就必须考虑信号完整性问题。针对万兆以太网卡高速链路的改进设计问题,分析了改进前后高速串行链路的传输特点,并建立了该链路... 随着信息技术的快速发展,万兆以太网在大数据网络传输中扮演着重要的角色,然而其超高的速度使其在设计改进时就必须考虑信号完整性问题。针对万兆以太网卡高速链路的改进设计问题,分析了改进前后高速串行链路的传输特点,并建立了该链路的仿真模型,通过实测眼图对仿真模型进行了验证。对于改进方案的仿真结果,从信号完整性方面进行了分析优化,并投板测试。测试结果表明,改进后万兆以太网卡信号质量与改进前相当,改进方案一次成功,网卡运行稳定,能为用户带来高效、便捷的使用体验。 展开更多

关键词 信号完整性 高速串行链路 万兆以太网

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基于FPGA的高速串行链接通信设计与实现 被引量：3

4

作者 周沛 陈冰 陈幼平 《仪表技术与传感器》 CSCD 北大核心 2011年第6期78-80,83,共4页

为了满足某高速高精IC设备的步进扫描运动控制系统中高精度数据实时传输的要求,设计了一种使用光纤作为通信介质的高速串行链接通信解决方案,描述了该通信协议的物理层、传输层和应用层。最后运用Verilog HDL语言在FPGA上编程实现。该... 为了满足某高速高精IC设备的步进扫描运动控制系统中高精度数据实时传输的要求,设计了一种使用光纤作为通信介质的高速串行链接通信解决方案,描述了该通信协议的物理层、传输层和应用层。最后运用Verilog HDL语言在FPGA上编程实现。该通信方案已经在运动控制卡和伺服控制板卡通信中得到应用,实践证明其具有可靠性高、传输数据准确、编程容易等优点。 展开更多

关键词 光纤 高速串行链接 通信协议 伺服控制卡

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基于深度神经网络的高速信道自适应均衡器 被引量：3

5

作者 翦杰 罗章 +2 位作者 赖明澈 肖立权 徐炜遐 《计算机工程与科学》 CSCD 北大核心 2022年第4期605-610,共6页

高速串行接口是提高高性能互连网络带宽的关键技术,而信道均衡器则是提高信号完整性的核心部件。利用现代数字信号处理(DSP)结构,提出了基于深度神经网络(DNN)的高速信道均衡研究方法,此方法在面向未来50 GB以上的高速信道时,克服了传... 高速串行接口是提高高性能互连网络带宽的关键技术,而信道均衡器则是提高信号完整性的核心部件。利用现代数字信号处理(DSP)结构,提出了基于深度神经网络(DNN)的高速信道均衡研究方法,此方法在面向未来50 GB以上的高速信道时,克服了传统判决反馈均衡器(DFE)的判决速度受限于反馈回路的固有缺陷问题。仿真结果表明,在采用PAM4编码方式,高速信道波特率为28 GB,信道损耗为15 dB,或者波特率为56 GB,信道损耗为30 dB时,与传统的15阶FFE组合2阶DFE的均衡器结构相比,本文所提出的3层DNN结构,具有更好的均衡效果,以及更快的均衡收敛速度。 展开更多

关键词 深度神经网络 快速串行链路 数字信号处理器 均衡器

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PLC热备系统及其应用 被引量：1

6

作者 高扬 郑载满 +1 位作者 黄信忠 贾凤勇 《电气传动自动化》 2001年第2期43-47,共5页

通过分析AB公司PLC热备系统的硬件结构和工作原理 ,解释热备系统发生切换时出现输出跳变和存在数据不完整现象的原因 ,给出利用高速串行链路进行热备编程而解决这一问题的方法 。

关键词 PLC 热备通迅 高速串行链路

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一种用于接收器的高精度片上匹配电阻电路 被引量：1

7

作者 李浩亮 李常青 《河南师范大学学报（自然科学版）》 CAS CSCD 北大核心 2008年第5期61-64,共4页

接收器电路是高速串行接口电路中关键模块.基于数字化模拟电路和负反馈动态调整技术设计了一种用于高速串行接口USB2.0接收器的高精度片上匹配电阻电路.使用TSMC(Taiwan Semiconductor Manufacturing Company Ltd)的CMOS 0.25 um混合信... 接收器电路是高速串行接口电路中关键模块.基于数字化模拟电路和负反馈动态调整技术设计了一种用于高速串行接口USB2.0接收器的高精度片上匹配电阻电路.使用TSMC(Taiwan Semiconductor Manufacturing Company Ltd)的CMOS 0.25 um混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在500Mbps的高速时钟信号作用下,所设计的匹配电阻阻值稳定在[44.3Ω,45.6Ω]范围内,最大稳定时间6μs,平均误差±1.45%,最大误差1.56%;整合了这种高精度片上电阻的USB2.0接收器可以正确接收500 Mbps高速串行数据. 展开更多

关键词 高速串行接口 接收器 高精度片上匹配电阻 基于数字化的模拟技术

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一种新颖的高精度多相时钟发生电路设计 被引量：1

8

作者 李浩亮 张防震 《商丘职业技术学院学报》 2008年第5期53-56,共4页

本文设计了一种新颖的单片集成、适用于高速串行通信接口接收端和数据恢复电路的等间距高精度五相时钟发生电路.基于负反馈动态调整原理和数字化的模拟电路设计技术,电路采用TSMC(Taiwan Semiconduc-tor Manufacturing Company Ltd)的CM... 本文设计了一种新颖的单片集成、适用于高速串行通信接口接收端和数据恢复电路的等间距高精度五相时钟发生电路.基于负反馈动态调整原理和数字化的模拟电路设计技术,电路采用TSMC(Taiwan Semiconduc-tor Manufacturing Company Ltd)的CMOS 0.25um工艺设计和后仿真,实验结果表明:时钟发生电路可正确输出五相时钟,周期均为2.08 ns(频率480 Mbps);相互间隔0.416 ns,抖动为35 ps,锁定时间为1.8 us,满足高速串行通信接口接收端和数据恢复电路对五相时钟的要求. 展开更多

关键词 高速串行接口 多相时钟发生电路 负反馈 数字化模拟电路设计

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基于数字化技术的高速串行接收器设计

9

作者 李浩亮 贾恒 +1 位作者 李常青 张防震 《郑州大学学报（工学版）》 CAS 北大核心 2009年第4期116-119,共4页

基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器... 基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8μs;匹配电阻阻值波动在44.3~45.6Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力. 展开更多

关键词 高速串行接口 接收器 高精度片上匹配电阻 时钟发生电路

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高精度片上匹配电阻的设计实现

10

作者 张防震 杨森 李浩亮 《商丘职业技术学院学报》 2009年第5期63-66,共4页

基于负反馈动态调整原理和数字化的模拟电路设计技术,本文设计了一种可调多晶硅电阻条的有源高精度片上匹配电阻电路.使用TSMC的CMOS0.25um混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在500M bps的高速时钟信号作用... 基于负反馈动态调整原理和数字化的模拟电路设计技术,本文设计了一种可调多晶硅电阻条的有源高精度片上匹配电阻电路.使用TSMC的CMOS0.25um混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在500M bps的高速时钟信号作用下,所设计的匹配电阻阻值稳定在[44.3Ω,45.6Ω]范围内,最大稳定时间6μs,平均误差为±1.45%,所设计电阻平均变化范围为45Ω±1.45%,最大误差范围1.56%,高于45Ω±10%的高速串行接口协议要求. 展开更多

关键词 高速串行接口 高精度片上匹配电阻 负反馈 数字化 模拟技术

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一种新颖的高精度片上匹配电阻电路设计

11

作者 李浩亮 李常青 +1 位作者 邓记才 张防震 《郑州大学学报（工学版）》 CAS 2008年第3期27-30,共4页

采用数字化端子控制技术,基于负反馈动态调整原理和可调多晶硅电阻条,设计了新颖的、符合高速串行接口USB2.0协议要求的高精度片上匹配电阻电路.使用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在... 采用数字化端子控制技术,基于负反馈动态调整原理和可调多晶硅电阻条,设计了新颖的、符合高速串行接口USB2.0协议要求的高精度片上匹配电阻电路.使用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器模拟,结果表明在500 Mbps的高速时钟信号作用下,所设计的匹配电阻阻值在[44.3Ω,45.6Ω]范围内,最大稳定时间6μs,平均误差为±1.45%,所设计电阻平均变化范围为45×(1±1.45%)Ω,最大误差范围1.56%,达到并高于45×(1±10%)Ω的高速串行接口协议要求. 展开更多

关键词 高速串行接口 高精度 片上匹配电阻 负反馈

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高速串行接口全链路有效抖动模型与测试相干分析

12

作者 龙志军 张作群 +2 位作者 陆小凡 丁学伟 欧阳可青 《中国集成电路》 2022年第12期43-50,共8页

接口带宽是5G、AI、云计算等信息系统核心芯片的关键属性。简单扩展传输通道数目可成倍增加传输带宽,但封装与连接器引脚增加会导致结构难题,密集的互连线会恶化串扰,高速串行接口技术必不可少。在过去的10多年中,高速串行接口在传输速... 接口带宽是5G、AI、云计算等信息系统核心芯片的关键属性。简单扩展传输通道数目可成倍增加传输带宽,但封装与连接器引脚增加会导致结构难题,密集的互连线会恶化串扰,高速串行接口技术必不可少。在过去的10多年中,高速串行接口在传输速度和体系架构上有飞跃式的进步,从10G发展至112G/224G,这要求对传输过程中各种非理想因素的建模和分析更加精细,业界为此建立了一套全新的方法学。抖动是高速串行接口设计和应用中最大的挑战之一,本文从全链路视角介绍超高速串行接口的有效抖动模型,并给出测试方法,为高速系统设计提供参考与指导。 展开更多

关键词 高速串行接口 有效抖动 信号完整性 电源完整性 全链路

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一种用于高速串行接口电路的偏置产生方法及实现

13

作者 李浩亮 叶会英 徐力平 《郑州大学学报（工学版）》 CAS 2007年第2期68-72,共5页

提出了一种符合USB高速模式的偏置产生方法，针对常规偏置设计方法特点，将偏置电路融合于接口电路本身．介绍了USB高速串行接口电路架构，分析了其中偏置电路的产生机理、设计方法，最后，给出了偏置电路的完整实现，电路前后仿真基于C... 提出了一种符合USB高速模式的偏置产生方法，针对常规偏置设计方法特点，将偏置电路融合于接口电路本身．介绍了USB高速串行接口电路架构，分析了其中偏置电路的产生机理、设计方法，最后，给出了偏置电路的完整实现，电路前后仿真基于Cadence的spectre仿真软件，电路设计和流片基于TSMC的CMOS0．25um混合信号模型，前后仿真实验和流片测试结果表明：基于所设计的偏置，USB高速模式下的发送器、接收器均可正确工作；能隙基准部分在输入电压为2．5V，在-50～70℃范围内，输出电压稳定在1．2337～1.2356V，输出电压变化率为0.154％， 展开更多

关键词 高速串行接口 偏置 能隙基准电压源 发送器 接收器

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基于高速串行通信接口的双模发送器设计

14

作者 李浩亮 李常青 《河南师范大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第4期55-58,共4页

在通用高速串行通信接口电路设计中,高速发送器要向下兼容低速发送收器,常规方法将高速、低速发送器并行组合而成,面积大、功耗大、工作不稳定.本文基于八级主-预驱动器架构和分级"延时-开启"数据转换率控制方案,设计了一种... 在通用高速串行通信接口电路设计中,高速发送器要向下兼容低速发送收器,常规方法将高速、低速发送器并行组合而成,面积大、功耗大、工作不稳定.本文基于八级主-预驱动器架构和分级"延时-开启"数据转换率控制方案,设计了一种兼容高、低速的双模发送器.电路前、后仿真基于Cadence的spectre软件,电路设计和流片基于TSMC的CMOS 0.25 um混合信号模型.基于USB2.0测试环境的仿真结果表明:发送器输出信号波形(幅值,上升、下降时间)完全遵从USB2.0的协议要求. 展开更多

关键词 高速串行接口 CMOS发送器 双模 数据转换率控制

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JESD204C协议接收端64 B/66 B链路层电路设计 被引量：1

15

作者 张春茗 杨添 王一平 《西安邮电大学学报》 2021年第1期60-66,共7页

提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cy... 提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15898.6μm^(2)。 展开更多

关键词 高速串行接口 JESD204C协议 64 B/66 B链路层 并行算法 转换器

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高速光纤链路通信HSSL的设计与实现

16

作者 徐加彦 张之万 +1 位作者 陈兴林 张广莹 《自动化与仪表》 北大核心 2014年第10期4-7,共4页

光刻机工件台控制系统是一种典型的分布式控制系统,定位精度和运动精度要求达到纳米级,其复杂的控制系统要求具有强实时性和高度同步性。针对上述特点,该文设计了一种基于光纤通信的高速串行链路(HSSL)互联方案。该设计中自定义光纤传... 光刻机工件台控制系统是一种典型的分布式控制系统,定位精度和运动精度要求达到纳米级,其复杂的控制系统要求具有强实时性和高度同步性。针对上述特点,该文设计了一种基于光纤通信的高速串行链路(HSSL)互联方案。该设计中自定义光纤传输通信协议,包括数据帧、应答帧、触发帧。并通过FPGA编程实现光纤传输通信协议。通过实验表明,该光纤通信传输数据具有正确性、高可靠性、抗电磁能力强等特点,具有重要的工程应用价值。 展开更多

关键词 光刻机工件台 高速串行链路 通信协议 FPGA

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串行链路IBIS-AMI模型信号完整性分析及优化

17

作者 杨云普 王青 曾燕萍 《无线电工程》 2024年第4期882-891,共10页

为解决高速串行链路通信时由于均衡器未精细配置导致的信号完整性问题,通过研究IBIS-AMI模型均衡结构对信号完整性的影响,使用田口试验法建立仿真试验,实现各均衡参数优化,解决了均衡器参数需要精细配置的问题。建立并分析一阶线性模型... 为解决高速串行链路通信时由于均衡器未精细配置导致的信号完整性问题,通过研究IBIS-AMI模型均衡结构对信号完整性的影响,使用田口试验法建立仿真试验,实现各均衡参数优化,解决了均衡器参数需要精细配置的问题。建立并分析一阶线性模型,对最佳参数组合下的眼图做出预测,并将仿真值与预测值进行对比,验证了最佳参数组合的准确性。在最佳均衡参数下,发射端与接收端得到的预测值和仿真值最大偏差不超过6%,证明了该最佳参数组合是准确的。眼图扩张程度提升了25%,信号质量明显变好,为系统驱动程序设置与信号完整性研究提供了较好的指导与参考。 展开更多

关键词 信号完整性 IBIS-AMI 田口试验 高速串行链路 眼图

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一种新的数据相关性抖动估计方法 被引量：3

18

作者 李丽平 李玉山 +2 位作者 贾琛 张木水 潘健 《仪器仪表学报》 EI CAS CSCD 北大核心 2008年第11期2287-2291,共5页

本文提出了一种直接提取眼图轮廓线的新方法来快速估计高速串行链路中的数据相关性抖动。该方法根据串行链路的脉冲响应来设置激励序列,构造出位序模式中的极端条件,从而直接生成眼图轮廓线,而且从它得到的眼图信息与完整眼图完全一致... 本文提出了一种直接提取眼图轮廓线的新方法来快速估计高速串行链路中的数据相关性抖动。该方法根据串行链路的脉冲响应来设置激励序列,构造出位序模式中的极端条件,从而直接生成眼图轮廓线,而且从它得到的眼图信息与完整眼图完全一致。与常用的长伪随机码方法相比,该方法只需要少量的激励序列,就可以估计出任意串行链路的数据相关性抖动峰峰值。实验结果表明,此方法简单、准确、有效,极大地方便了高速串行链路的眼图生成和数据相关性抖动度量。 展开更多

关键词 高速串行链路 数据相关性抖动 眼图 轮廓线

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6.25Gb/s串行数据接收器设计 被引量：4

19

作者 田啸 何燕冬 《微电子学与计算机》 CSCD 北大核心 2017年第7期119-122,共4页

设计一款基于65nm CMOS工艺、数据传输速率在6.25Gb/s的SerDes接收器,其中均衡电路采用连续时间线性均衡器;采样电路采用了一种新型灵敏放大器,较传统结构将灵敏度提升了一个量级,同时解决了传统结构输出信号下降沿比上升沿慢一个门延... 设计一款基于65nm CMOS工艺、数据传输速率在6.25Gb/s的SerDes接收器,其中均衡电路采用连续时间线性均衡器;采样电路采用了一种新型灵敏放大器,较传统结构将灵敏度提升了一个量级,同时解决了传统结构输出信号下降沿比上升沿慢一个门延迟的问题;时钟数据恢复电路(CDR)采用半速率采样二阶CDR系统实现.通过仿真验证,该接收器具有正确逻辑功能,功耗为10.2mW. 展开更多

关键词 高速串行 接收器 灵敏放大器

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应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计 被引量：3

20

作者 栾文焕 王登杰 +1 位作者 贾晨 王自强 《微电子学与计算机》 北大核心 2020年第3期1-4,共4页

本文针对10 Gbase-KR的应用场合,设计了一款基于相位插值器的二阶CDR,通过对其进行线性建模分析,折中抖动容忍、锁定时间以及抖动峰值的关系,选取合适的增益系数,并采用SMIC 40 nm CMOS工艺完成了电路设计.其中二阶滤波器的比例和积分... 本文针对10 Gbase-KR的应用场合,设计了一款基于相位插值器的二阶CDR,通过对其进行线性建模分析,折中抖动容忍、锁定时间以及抖动峰值的关系,选取合适的增益系数,并采用SMIC 40 nm CMOS工艺完成了电路设计.其中二阶滤波器的比例和积分系数可调,可以追踪1000 ppm的偏差,恢复时钟的抖动最差情况为24 ps. 展开更多

关键词 高速串行 接收机 时钟数据恢复 二阶滤波器

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