RS(255,223)译码器的设计与FPGA实现 被引量：12

1

作者 严来金 李明 王梦 《微计算机信息》 北大核心 2005年第1期148-149,共2页

RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向... RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程,划分模块,详细论述了各子模块的设计过程。 展开更多

关键词 rs译码器 MEA算法 FPGA

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基于复数基的RS译码器的FPGA优化实现 被引量：2

2

作者 汪晓岩 胡庆生 孙荣久 《通信学报》 EI CSCD 北大核心 2003年第4期85-93,共9页

研究了复数基表示GF(28)域元素时RS编译码问题,首先讨论了GF(28)域标准基与复数基之间的相互转换,然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原... 研究了复数基表示GF(28)域元素时RS编译码问题,首先讨论了GF(28)域标准基与复数基之间的相互转换,然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。 展开更多

关键词 复数基 rs译码器 FPGA Galois域乘法 Galois域除法

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基于FPGA的RS译码器的设计与实现 被引量：4

3

作者 莫新康 牛强军 宋家友 《信息安全与通信保密》 2010年第12期84-85,88,共3页

针对Reed-Solomon(RS)码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS(31,15)码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey(BM)迭代算法的RS译码原理,采用Verilog硬件描... 针对Reed-Solomon(RS)码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS(31,15)码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey(BM)迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。 展开更多

关键词 rs译码器 联合信息分发系统终端 可编程逻辑门阵列

原文传递

采用软/硬件协同设计的RS译码器

4

作者 徐元欣 夏芳 +1 位作者 仇佩亮 姚庆栋 《电路与系统学报》 CSCD 2002年第3期39-44,共6页

RS码在数字通信系统中得到了广泛的应用,本文在分析RS译码过程的原理基础上,提出了采用软/硬件协同设计的方法来实现RS译码器,并与目前已有的纯硬件方案做了性能对比。

关键词 软/硬件协同设计 rs译码器 rs码 ATSC 极大距离纠错码 数字通信

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变参数RS译码器IP核的实现 被引量：1

5

作者 陈启亮 余宁梅 刘高辉 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第3期357-360,415,共5页

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使... 设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。 展开更多

关键词 rs译码器 IP核 BM迭代算法

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基于新Euclid实现结构的高速RS译码方案及FPGA实现 被引量：2

6

作者 张国华 王菊花 周诠 《空间电子技术》 2004年第3期25-30,共6页

Reed Solomon码具有很强的突发与随机错误纠正能力 ,已经被广泛应用于卫星通信、军用通信、计算机系统等领域。本文以修正的Euclid(ME)算法为核心算法 ,设计了一种具有流水线结构的高速时域RS译码方案。对于ME算法提出了一种新的实现结... Reed Solomon码具有很强的突发与随机错误纠正能力 ,已经被广泛应用于卫星通信、军用通信、计算机系统等领域。本文以修正的Euclid(ME)算法为核心算法 ,设计了一种具有流水线结构的高速时域RS译码方案。对于ME算法提出了一种新的实现结构 ,取消了一般ME电路实现结构中用来终止迭代的控制电路。用新ME实现电路构成的RS译码器结构简单、规则 ,易于FPGA实现。以具有 8个符号纠错能力的RS( 2 5 5 ,2 39)译码器为例 ,完成了RS译码器的FPGA设计。工作时钟频率为 45MHz时 ,译码器的吞吐率达到360Mbit/s ,译码延迟仅为 40 2个时钟周期。 展开更多

关键词 rs译码器 修正的Euclid算法 高速 FPGA

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一种RS(15,9)译码器的FPGA实现 被引量：2

7

作者 屈鹏 柏鹏 +3 位作者 彭卫东 李明阳 王峰 林晋福 《科学技术与工程》 北大核心 2013年第11期2980-2984,共5页

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力。根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式。FPGA内部有大量的逻辑资源,利用这... 提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力。根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式。FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率。将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源。仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力。 展开更多

关键词 rs译码器 流水线 模块化 实时译码

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弹载数据链系统实时RS译码器设计 被引量：2

8

作者 王鹏 涂友超 龚克 《电讯技术》 北大核心 2015年第5期527-532,共6页

为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS(Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基... 为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS(Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基础上进一步优化,实现了一种新型RS码实时译码器。为减少系统复杂度,该译码器复用4组基本运算单元以完成错误位置多项式和错误值多项式计算,同时也没有插入额外的流水线结构,译码过程所需的GF(28)域求逆运算则通过查找表结构实现。整个设计已经在Altera公司的EP2S15器件上通过综合和验证,与同类设计相比占用资源大大减少,适合于高可靠性导弹数据链系统开发。 展开更多

关键词 弹载数据链 rs译码器 修正的欧几里德算法 实时处理

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一种动态可重构Reed-Solomon译码器的设计 被引量：2

9

作者 谭思炜 潘红兵 《计算机测量与控制》 CSCD 北大核心 2011年第3期673-675,678,共4页

针对RS译码器结构复杂,资源消耗大的问题,提出了一种基于动态可重构技术的RS译码器;该译码器将伴随多项式计算和钱氏搜索算法在同一个可重构模块RSCM中通过动态改变电路结构,以时分复用的方式实现;给出了基于状态机的译码控制器,实现各... 针对RS译码器结构复杂,资源消耗大的问题,提出了一种基于动态可重构技术的RS译码器;该译码器将伴随多项式计算和钱氏搜索算法在同一个可重构模块RSCM中通过动态改变电路结构,以时分复用的方式实现;给出了基于状态机的译码控制器,实现各功能模块的调用;采用VHDL语言实现,在Quartus Ⅱ 7.2环境下进行仿真;结果表明,该译码器能有效降低硬件资源占用率,最高时钟频率达到124MHz。 展开更多

关键词 动态可重构 rs译码器 FPGA 伴随多项式 钱氏搜索

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截短Reed-Solomon码译码器的FPGA实现 被引量：1

10

作者 张玲 张立 何伟 《电子技术应用》 北大核心 2009年第7期65-67,共3页

提出了一种改进的BM算法,并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明,该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。

关键词 rs译码器 关键方程 BM算法 FPGA 并行结构

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CMMB系统中高性能RS译码器的FPGA实现 被引量：1

11

作者 刘来增 门爱东 陈昕 《电视技术》 北大核心 2009年第6期39-40,46,共3页

采用便于实现并性能较好的BM算法,结合流水线技术,设计并实现了符合CMMB标准的时域译码器。实验证明,该译码器具有多码率复用、控制简单灵活、面积小、资源耗用少、工作速率高、数据吞吐量大等优点。

关键词 中国移动多媒体广播 rs译码器 流水线 现场可编程门阵列 BM算法

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基于G3-PLC的RS译码器的设计与实现 被引量：1

12

作者 黄增先 王进华 《微型机与应用》 2016年第17期68-71,共4页

针对G3-PLC物理层信道编码的要求,设计了一种RS译码器。为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题,设计了一种查表运算。采用该查表运算可以快速实现有限域的乘法运算,并且可以简化Berlekamp-Massey(BM)迭代过... 针对G3-PLC物理层信道编码的要求,设计了一种RS译码器。为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题,设计了一种查表运算。采用该查表运算可以快速实现有限域的乘法运算,并且可以简化Berlekamp-Massey(BM)迭代过程中的求逆运算,使得用传统的BM迭代就可以高效地实现RS译码。结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。时序仿真结果与综合结果表明,该译码器资源占用率低,能够在100 MHz系统时钟下进行有效译码。 展开更多

关键词 G3-PLC rs译码器 FPGA BM迭代

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DMT处理器中RS译码器的设计 被引量：1

13

作者 祝叶华 丁杰 +1 位作者 柯建东 刘文江 《电讯技术》 2006年第3期70-73,共4页

结合ADSL中DMT处理器的特点,提出其中所用的RS译码器的结构设计。解关键方程的算法用的是无求逆的BM迭代,并给出了与其他几种常规结构的比较。

关键词 ADSL DMT rs译码器 无求逆BM

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基于FPGA的RS译码器的设计与实现 被引量：1

14

作者 孙琎 杜伟韬 +1 位作者 徐伟掌 郑超 《中国传媒大学学报（自然科学版）》 2008年第3期73-77,共5页

采用改进型Berlekamp_Massey(RiBM)算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS(255,207)译码器,可实现对每个码字(255个码元)中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,... 采用改进型Berlekamp_Massey(RiBM)算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS(255,207)译码器,可实现对每个码字(255个码元)中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。 展开更多

关键词 rs译码器 FPGA 关键方程 TimeQuest时序约柬

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流水线纠错纠删RS译码器的设计和实现 被引量：1

15

作者 刘政林 周云明 +1 位作者 邹雪城 于宝东 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2005年第1期38-40,共3页

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1b... 在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 . 展开更多

关键词 rs译码器 纠错码 纠错纠删 流水线 分解的无逆B-M算法

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RS(255,247)译码器的FPGA实现 被引量：1

16

作者 张泽云 徐朝阳 张友益 《舰船电子对抗》 2009年第1期92-95,120,共5页

RS码是差错控制领域中一类重要的线性分组码,由于其出众的纠错能力,因而被广泛地应用于各种差错控制系统中,以满足对数据传输通道可靠性的要求。利用现场可编程门阵列(FPGA)技术由VHDL语言来实现RS(255,247)译码方案并应用于一种大容量... RS码是差错控制领域中一类重要的线性分组码,由于其出众的纠错能力,因而被广泛地应用于各种差错控制系统中,以满足对数据传输通道可靠性的要求。利用现场可编程门阵列(FPGA)技术由VHDL语言来实现RS(255,247)译码方案并应用于一种大容量的存储设备以提高数据传输和存储的可靠性。对所设计的硬件系统在ISE10.1平台上用VHDL进行了行为仿真和时序仿真,并给出了仿真波形图。 展开更多

关键词 rs译码器 BERLEKAMP-MASSEY算法 现场可编程门阵列 数据传输

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基于FPGA的RS(255,239)译码器的设计与实现

17

作者 胡雪川 刘会杰 《电子设计工程》 2016年第1期99-102,共4页

为了解决在RS译码中存在的译码过程复杂、译码速度慢和专用译码器价格高等问题,以RS(255,239)码为例,采用了基于改进的无求逆运算的Berlekamp-Massey(BM)迭代算法。结合FPGA平台,利用Xilinx ISE软件和Verilog硬件描述语言,对译码器中各... 为了解决在RS译码中存在的译码过程复杂、译码速度慢和专用译码器价格高等问题,以RS(255,239)码为例,采用了基于改进的无求逆运算的Berlekamp-Massey(BM)迭代算法。结合FPGA平台,利用Xilinx ISE软件和Verilog硬件描述语言,对译码器中各个子模块进行了设计和仿真。整个译码器设计过程采用流水线处理方式。时序仿真结果表明在保证错误符号不大于8个的情况下,经过295个固有延迟之后,每个时钟周期均可连续输出经校正的码字,该RS译码器的纠错能力能够达到预期要求。 展开更多

关键词 rs译码器 FPGA 改进型BM算法 流水线

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DVB-C系统中RS译码器的设计

18

作者 高松 彭大芹 刘华平 《电视技术》 北大核心 2011年第5期10-12,44,共4页

在对DVB-C系统信道外码的Matlab仿真的基础上,介绍了RS译码器各部分的实现结构,设计了一种用于DVB-C系统的RS译码器。基于改进的Euclidean算法,并用三级流水线结构实现以提高吞吐率,在FPGA中验证了设计的可行性与可靠性。

关键词 DVB—C rs译码器 Euclidean算法 FPGA

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Reed-Solomon译码算法

19

作者 陈高华 林争辉 《电子测量技术》 2005年第6期11-12,共2页

文中利用BM迭代算法与最短线性反馈移位寄存器综合算法(LFSR)的相关性,提出基于VLSI设计的RS译码的实现方法。该方法实现译码器的标准单元化设计,并且有效提高译码的速度,简化硬件设计。

关键词 BM迭代算法 LFSR 综合算法 rs译码器 VLSI 译码算法

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并行流水结构的RS(255,233)译码器设计与实现

20

作者 张罗成 李广军 《单片机与嵌入式系统应用》 2010年第4期17-20,共4页

介绍了RS(255,223)码及其译码原理,基于修正欧几里德(Modified Euclidean,ME)算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结... 介绍了RS(255,223)码及其译码原理,基于修正欧几里德(Modified Euclidean,ME)算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。 展开更多

关键词 rs译码器 修正欧几里德算法 并行流水结构 FPGA

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