一种现场可编程门阵列门延时精确调整时序的方法 被引量：7

1

作者 万旻 包斌 成桂梅 《航天返回与遥感》 2010年第2期62-68,共7页

通过FPGA(现场可编程门阵列)时序模型分析得出FPGA门延时的方案,综合利用FPGA各种布局布线EDA工具,摸索出一套人工干预FPGA布局布线的方法,使FPGA门延时能够有效地用于时序调整,调整精度可达到纳秒级。该方法具有不增加任何额外器件,成... 通过FPGA(现场可编程门阵列)时序模型分析得出FPGA门延时的方案,综合利用FPGA各种布局布线EDA工具,摸索出一套人工干预FPGA布局布线的方法,使FPGA门延时能够有效地用于时序调整,调整精度可达到纳秒级。该方法具有不增加任何额外器件,成本低、高效方便的特点。 展开更多

关键词 现场可编程门阵列 门延时 时序调整

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静态时序分析中的门延时计算 被引量：1

2

作者 邵波 杨华中 +1 位作者 罗嵘 汪蕙 《半导体技术》 CAS CSCD 北大核心 2003年第7期43-46,共4页

静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果... 静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果。本文采用输出驱动导纳和互连线拓扑结构相结合的方法, 对门延时负载模型进行了改进,很好地与等效电容计算结合,保证了静态时序分析的准确性。 展开更多

关键词 静态时序分析 门延时 输出驱动点导纳函数 等效电容 集成电路设计

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一种新型的10G以太网并行循环冗余校验设计 被引量：2

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作者 钟桂森 易清明 石敏 《计算机工程》 CAS CSCD 北大核心 2016年第5期292-296,303,共6页

现有10G以太网中的循环冗余校验(CRC)编译码器不能同时兼顾计算速度与资源占用,为此,设计一种新型的10G以太网并行CRC编译码器。编码时,通过编码预处理解决不定长字节带来的CRC编码问题,简化CRC编码电路的设计。译码时,通过译码预处理... 现有10G以太网中的循环冗余校验(CRC)编译码器不能同时兼顾计算速度与资源占用,为此,设计一种新型的10G以太网并行CRC编译码器。编码时,通过编码预处理解决不定长字节带来的CRC编码问题,简化CRC编码电路的设计。译码时,通过译码预处理分离出以太网帧的帧校验序列(FCS)域,恢复编码预处理模块输出的数据,简化CRC校验电路的设计。在实现CRC编码校验时对传统的异或运算电路进行优化,降低运算电路门延时,提高运算速度,并能自动切换CRC编码校验方法以兼容现有以太网。实验结果表明,与其他3种方法相比,该方法占用逻辑资源少,计算速度快,可实现实时性输出,同时满足10G以太网156.25 MHz的时序要求。 展开更多

关键词 循环冗余校验 10G以太网 并行 循环冗余校验魔数 门延时 逻辑资源

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嵌套式稀疏网格随机配置法及其在随机门延时建模中的应用 被引量：2

4

作者 罗旭 杨帆 +4 位作者 朱恒亮 陶俊 蔡伟 周电 曾璇 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2010年第1期165-172,共8页

为了提高随机工艺偏差下门延时建模的计算精度和效率,提出一种基于扩展Gauss积分理论及嵌套式稀疏网格技术的随机配置门延时建模方法.首先采用参数空间中具有指数收敛特性的随机正交多项式对随机门延时进行逼近;然后针对现有的基于传统G... 为了提高随机工艺偏差下门延时建模的计算精度和效率,提出一种基于扩展Gauss积分理论及嵌套式稀疏网格技术的随机配置门延时建模方法.首先采用参数空间中具有指数收敛特性的随机正交多项式对随机门延时进行逼近;然后针对现有的基于传统Gauss积分理论的稀疏网格随机配置法所用的配置点不具有嵌套特性的问题,利用单变量扩展Gauss积分理论及稀疏网格技术构造了一组嵌套式多变量Gauss积分点,将其作为随机门延时建模的配置点.这组配置点既具有Gauss积分点的高精度,又满足嵌套性质,且在低阶积分配置点上已经得到的门延时可以在高阶积分时重复使用.与现有的基于非嵌套式配置点的随机配置法相比,该方法的计算精度和效率可以得到很大的提升,数值实验结果也验证了该方法在计算精度和效率上的优势. 展开更多

关键词 门延时 工艺偏差 扩展Gauss积分 嵌套式稀疏网格 随机配置法

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利用门延时特性处理组合电路的测试问题

5

作者 张中 魏道政 《计算机学报》 EI CSCD 北大核心 1992年第9期717-720,共4页

1.引言 为了解决数字电路的测试问题,国内外不少专家学者已经做了大量的研究工作,比如在测试产生方法的研究成果中,有布尔差分法、D算法、PODEM算法、FAN算法、主路径敏化法等。虽然已经取得很大进展。

关键词 组合电路 测试 门延时

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先拍照，后对焦的照相机

6

《计算机应用文摘》 2012年第5期86-87,共2页

前不久，一款名为Lytro的光场相机在互联网上传得沸沸扬扬，其“先拍照，后对焦”的理念吸引了无数人的眼球。起初笔者还对它不屑一顾，心想我拍个大景深的照片在PS里高斯模糊一下不是一样的效果么？还要你融资5000万美刀开发一个相机... 前不久，一款名为Lytro的光场相机在互联网上传得沸沸扬扬，其“先拍照，后对焦”的理念吸引了无数人的眼球。起初笔者还对它不屑一顾，心想我拍个大景深的照片在PS里高斯模糊一下不是一样的效果么？还要你融资5000万美刀开发一个相机？但后来我才发现我将其原理理解反了。这家伙根本就不需要对焦，也没有快门延时，随便拍摄一张照片后就能在电脑里进行对焦处理，而且效果还完美得无话可说。Lytro的光场相机真有这么神奇？它与传统的相机有什么分别呢？让我们一起来看看吧! 展开更多

关键词 照相机 对焦 拍照 高斯模糊 互联网 大景深 门延时 光场

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基于门延时的数字TDC电路设计 被引量：4

7

作者 李大鹏 徐东明 陈文宣 《中国集成电路》 2011年第7期37-40,共4页

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法。采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中... 为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法。采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中。通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证。该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定。 展开更多

关键词 时间数字转换 环形门延时链 现场可编程门阵列 集成电路设计

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应用于变化条件下延时分析的反相器模型 被引量：1

8

作者 王新胜 喻明艳 《电子学报》 EI CAS CSCD 北大核心 2013年第7期1448-1452,共5页

本文提出了一个考虑衬底耦合效应的门延迟模型.该模型在考虑衬底耦合效应下转换CMOS反相器的延迟为等效电阻和电容(RC)网络延迟.考虑工艺参数扰动和衬底耦合效应对门延时的影响,建立基于工艺扰动的简单开关电容门延迟模型,结合随机配置... 本文提出了一个考虑衬底耦合效应的门延迟模型.该模型在考虑衬底耦合效应下转换CMOS反相器的延迟为等效电阻和电容(RC)网络延迟.考虑工艺参数扰动和衬底耦合效应对门延时的影响,建立基于工艺扰动的简单开关电容门延迟模型,结合随机配置法和多项式的混沌展开法分析门延时.利用数值计算方法对本模型和分析方法进行验证,结果表明与HSPICE精确模型仿真结果的相对误差小于2%,证明本模型和分析方法的有效性. 展开更多

关键词 工艺变化 反相器门延时模型 衬底耦合效应 多项式混沌

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基于方块超前进位的快速进位跳跃加法器 被引量：2

9

作者 崔晓平 王成华 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2006年第6期786-790,共5页

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块... 提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。 展开更多

关键词 加法器 进位跳跃加法器 超前进位 门级延时

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二级进位跳跃加法器的优化方块分配 被引量：3

10

作者 崔晓平 王成华 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2007年第4期495-499,共5页

提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩... 提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩短关键路径的延时.给出了加法器门级延时、复杂度的分析,分析结果显示,通过优化方块分配,可以以较少的额外门电路获得快速的进位跳跃加法器.该加法器已用PSPICE仿真工具进行了功能验证和仿真.PSPICE仿真分析表明,所提出的二级优化方块分配进位跳跃加法器的速度优于等尺寸二级进位跳跃加法器. 展开更多

关键词 加法器 进位跳跃加法器 门级延时 优化方块分配

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快速静态进位跳跃加法器

11

作者 崔晓平 王成华 《南京理工大学学报》 EI CAS CSCD 北大核心 2007年第1期121-124,共4页

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器。当第一个方块的进位信号产生以后,其它每个方... 该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器。当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时。已用PSPICE仿真工具对其进行了功能验证和仿真。通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势。 展开更多

关键词 进位跳跃加法器 门级延时 超前进位 方块分配

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