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基于PowerPC的嵌入式MPEG4视频解码器的设计与实现 被引量：5
1
作者 刘振彪 肖国强 武兵 《计算机工程与设计》 CSCD 北大核心 2008年第6期1384-1386,1390,共4页
阐述了XILINX公司Virtex II Pro系列FPGA的硬件结构,介绍了MPEG4SP及其解码过程。以ML310开发板为平台,利用Virtex II Pro系列的XC2VP30芯片实现了基于PowerPC405的嵌入式MPEG4 SP视频解码器。通过对硬件的配置和软件的优化,使系统能够... 阐述了XILINX公司Virtex II Pro系列FPGA的硬件结构,介绍了MPEG4SP及其解码过程。以ML310开发板为平台,利用Virtex II Pro系列的XC2VP30芯片实现了基于PowerPC405的嵌入式MPEG4 SP视频解码器。通过对硬件的配置和软件的优化,使系统能够完成QCIF格式的视频序列实时解码。 展开更多
关键词 嵌入式系统 视频解码器 纹理解码 可变长解码 运动补偿
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基于FPGA的并行可变长解码器的实现 被引量：2
2
作者 蒋勇 罗玉平 《电子技术应用》 北大核心 2005年第9期63-65,共3页
介绍了一种采用并行方式构建的多符号可变长码解码器。该解码器通过增加结构的复杂性和对硬件资源的占用,换取可变长码解码的高吞吐量。这种结构突破了可变长码码字之间的前向依赖性,可并行侦测出Buffer中的所有可能的码字。采用FPGA实... 介绍了一种采用并行方式构建的多符号可变长码解码器。该解码器通过增加结构的复杂性和对硬件资源的占用,换取可变长码解码的高吞吐量。这种结构突破了可变长码码字之间的前向依赖性,可并行侦测出Buffer中的所有可能的码字。采用FPGA实现了这种结构。 展开更多
关键词 可变长解码 现场可编程逻辑门阵列 硬件描述语言 FPGA实现 并行方式 解码器 可变 BUFFER 变长码 硬件资源
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H.264片上高速可变长解码器设计 被引量：2
3
作者 张楚 张盛兵 +1 位作者 黄晁 赵彧 《电子测量技术》 2007年第10期7-10,32,共5页
可变字长编解码是H.264标准中的一项重要技术,本文设计了一种基于H.264标准的高速可变字长解码器。设计上采用自顶向下的设计方法,首先进行系统结构设计,根据码流特点进行硬件结构划分,尽可能多地进行并行解码,采用桶形移位器。并用C语... 可变字长编解码是H.264标准中的一项重要技术,本文设计了一种基于H.264标准的高速可变字长解码器。设计上采用自顶向下的设计方法,首先进行系统结构设计,根据码流特点进行硬件结构划分,尽可能多地进行并行解码,采用桶形移位器。并用C语言设计了系统模型,由C模型为RTL的仿真提供测试向量,在设计的各个阶段都进行了仿真,以保证每个阶段设计的正确性。该模块已通过FPGA验证,并用0.18μm的SMIC工艺库进行DC综合,电路规模约1.4万门左右,最高频率可以达到200MHz,可对H.264高清码流进行实时解码。 展开更多
关键词 可变长解码 专用集成电路设计 H.264/A 亿 CAVLC 视频解码
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用于AVS和H.264可变长解码器的设计与实现 被引量：1
4
作者 屠颖尊 解光军 黄晁 《集成电路应用》 2006年第1期44-47,共4页
可变长解码广泛用于各种视频压缩标准中。本文提出了一种适用于 AVS 和 H.264两种标准的可变长解码器。由于支持两个标准并且为了节省硬件,该结构采用模块的复用。采用桶型移位器,实现并行解码,提高解码速度。对解析 AVS 和 CAVLC 的码... 可变长解码广泛用于各种视频压缩标准中。本文提出了一种适用于 AVS 和 H.264两种标准的可变长解码器。由于支持两个标准并且为了节省硬件,该结构采用模块的复用。采用桶型移位器,实现并行解码,提高解码速度。对解析 AVS 和 CAVLC 的码流进行了周期的分析,证实该设计能够实现实时的高清解码。本设计通过了 FPGA 验证。 展开更多
关键词 可变长解码 AVS解析 桶型移位器 H.264
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AVS及H.264双模可变长解码器设计 被引量：1
5
作者 周小龙 王祖强 魏先政 《计算机工程》 CAS CSCD 2012年第12期222-224,共3页
为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过F... 为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。 展开更多
关键词 AVS标准 H.264标准 可变长解码 现场可编程门阵列芯片 指数哥伦布码 VERILOG硬件描述语言
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在 TMS320C80 上实现的一种可变长解码算法
6
作者 谭径微 周璇 +1 位作者 方勤 余松煜 《上海交通大学学报》 EI CAS CSCD 北大核心 1998年第9期1-5,共5页
为提高在ＴＭＳ３２０Ｃ８０上开发Ｈ．２６３全软件解码系统的解码速度，减少片内ＲＡＭ与片外数据交换，提出了一种可变长解码（ＶＬＤ）算法．该算法根据Ｃ８０的高速并行处理能力和只有很小片内存储空间等特点，对ＶＬＤ码表进行设... 为提高在ＴＭＳ３２０Ｃ８０上开发Ｈ．２６３全软件解码系统的解码速度，减少片内ＲＡＭ与片外数据交换，提出了一种可变长解码（ＶＬＤ）算法．该算法根据Ｃ８０的高速并行处理能力和只有很小片内存储空间等特点，对ＶＬＤ码表进行设计．使用该算法，在Ｃ８０的一个片内ＲＡＭ中就能存放Ｈ．２６３的所有ＶＬＤ码表．为与目前较常用的逐位查找解码树方法和ＲｅｚａＨ方法比较，对ＭｉｓＡｍｅｒｉｃａｎ图象序列的７０帧图象进行实验，其解码速度是逐位查找解码树方法的２倍，比ＲｅｚａＨ方法快９．４％，最终可实现ＣＩＦ格式的１２．５帧／ｓ的解码速率．该方法同样适用于分析中需考虑内存及解码速度的其他系统中． 展开更多
关键词 图象处理 可变长解码 视频解码 TMS320C80
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基于FPGA的MPEG-4可变长解码器设计
7
作者 蒋勇 罗玉平 《集成电路应用》 2005年第8期51-54,共4页
本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计与仿真结果。在这种解码器中,我们采用了基于PLA的并行解码算法,这种算法能够实现每个时钟解码一个码字。同时,为了提高解码的效率,降低操作的延迟,我们在设计中还引入了... 本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计与仿真结果。在这种解码器中,我们采用了基于PLA的并行解码算法,这种算法能够实现每个时钟解码一个码字。同时,为了提高解码的效率,降低操作的延迟,我们在设计中还引入了流水线操作方式、码表分割等技术,这些技术有利于并行操作的实现。在文章的最后一部分,我们给出了FPGA的仿真结果,结果显示这种结构的解码器完全能够满足MPEG-4的可变长数据的解码需求。 展开更多
关键词 MPEG-4 可变长解码器 设计 FPGA
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高吞吐率可变长码解码器的设计与实现
8
作者 司马苗 周源华 杜伟娜 《上海交通大学学报》 EI CAS CSCD 北大核心 2006年第1期20-23,27,共5页
可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约... 可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分. 展开更多
关键词 可变长编码 可变长码解码器 流水线 现场可编程阵列
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