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采用FPD-Link Ⅲ技术实现数字视频信号远传设计 被引量：5
1
作者 徐晓明 赵清潇 赵宪臣 《电子设计工程》 2016年第22期138-141,共4页
针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.9... 针对高带宽数字视频信号的特点和某些应用场景下信号远传的需求,提出一种基于FPD-Link III传输技术的数字视频信号远传设计。该设计采用型号为DS90ub925的串行器芯片和型号为DS90ub926的解串行器芯片,可以在一对双绞线上实现速率最高2.975 Gbps的数字视频信号传输。详细介绍了各部分功能,给出了整体功能框图和硬件原理框图。实际工程应用表明:该设计简单可靠,成本低廉,可满足单路数字视频信号远传的要求,具备较高推广价值。 展开更多
关键词 数字视频信号 串行器 解串行器 FPD-Link Ⅲ DS90ub925 DS90ub926
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8位LVDS串行器的设计研究 被引量：4
2
作者 布明恩 杨文荣 张启平 《微计算机信息》 北大核心 2005年第1期103-104,共2页
这篇论文主要分析了用于高速数据传输的LVDS技术以及该技术常用的一个接口电路-串行器。它主要包括一个LVDS驱动器、并串转换器、以及产生多相时钟的锁相环电路。本文重点介绍了一种能够实现高速转换的并串转换器,这个串行器的数据转换... 这篇论文主要分析了用于高速数据传输的LVDS技术以及该技术常用的一个接口电路-串行器。它主要包括一个LVDS驱动器、并串转换器、以及产生多相时钟的锁相环电路。本文重点介绍了一种能够实现高速转换的并串转换器,这个串行器的数据转换速率达到了250Mbyte/s,并且其传输速度达到了2Gbps。 展开更多
关键词 LVDS 串行器 锁相环(PLL) 高速传输
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基于GMSL的车载摄像系统研究 被引量：1
3
作者 张宝龙 许孝晨 +1 位作者 梅志远 李丹 《电子测量与仪器学报》 CSCD 北大核心 2021年第5期189-195,共7页
为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究... 为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究,设计了一款车载前视摄像系统。首先,根据调研结果,模拟出传输系统整体环境框架。接着,对供电电源以及视频信号初始编解码的研究结论加以实际运用,使其能够稳定编码并有效传输视频信号。然后,进一步探究加串器/解串器架构,在完成配置硬件的同时,对数据波形进行采集、归纳和总结。最后,分析恢复后所得的信号及图像质量并给予评价,从而完成对基于GMSL的车载摄像系统的研究。实验结果表明,本摄像系统实现了串行、解串的功能。该功能可以使用GMSL技术调制出能够有效传输15 m的视频信号。在主控对该视频信号解串后,最终能够得到稳定、实时的高清视频图像。研究成果表明,基于GMSL的车载摄像系统基本能够实现长距离、低损耗地传输分辨率为720 P的视频图像。进一步,此次研究成果能服务于当下的汽车自动驾驶。 展开更多
关键词 串行器 解串器 摄像系统
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用于12.5Gbit/s SerDes系统锁相环倍频器设计
4
作者 茅俊伟 冯军 +2 位作者 窦建华 章丽 李伟 《半导体技术》 CAS CSCD 北大核心 2012年第12期918-922,共5页
采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中... 采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。 展开更多
关键词 串行器 解串器(SerDes) 锁相环倍频器 分频器 SCFL触发器 真单相时钟(TSPC)
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SerDes芯片组MAX9259-MAX9260在扫描仪LCD显示中的应用
5
作者 冯小波 《办公自动化》 2015年第14期54-56,20,共4页
Ser Des芯片组MAX9259-MAX9260采用Maxim吉比特多媒体串行链路(GMSL)技术,串行器MAX9259与解串器MAX9260配合使用,构成完整的数字串行链路,实现高速视频、音频和控制数据的传输。本文介绍了该芯片组在Kodak高速扫描仪上LCD图像信号传输... Ser Des芯片组MAX9259-MAX9260采用Maxim吉比特多媒体串行链路(GMSL)技术,串行器MAX9259与解串器MAX9260配合使用,构成完整的数字串行链路,实现高速视频、音频和控制数据的传输。本文介绍了该芯片组在Kodak高速扫描仪上LCD图像信号传输中的应用。 展开更多
关键词 串行器 解串器 LCD显示 LVDS
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移动式存储器的原理与应用
6
作者 张毅 刘诗斌 《电子元器件应用》 2002年第9期30-31,37,共3页
移动式存储器以其具有接口方便、低功耗、大容量等特点适合用于嵌入式操作系统,介绍了它的结构特点,工作原理,并对其开发过程进行了简要论述。
关键词 移动式存储器 原理 应用 串行器 通信协议 校验位
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HD-SDI视频嵌入式图像采集系统设计 被引量：11
7
作者 徐大鹏 孙海江 《计算机测量与控制》 2015年第9期3213-3215,共3页
为了满足光电测量系统中以HD-SDI接口的数字相机的视频图像处理需求,提出了基于HD-SDI接口的嵌入式图像采集系统解决方案;应用FPGA与TI公司的解码芯片将HD-SDI数字视频的串行数据转换成为并行的图像数据以满足DSP等处理器输入需要;利用F... 为了满足光电测量系统中以HD-SDI接口的数字相机的视频图像处理需求,提出了基于HD-SDI接口的嵌入式图像采集系统解决方案;应用FPGA与TI公司的解码芯片将HD-SDI数字视频的串行数据转换成为并行的图像数据以满足DSP等处理器输入需要;利用FPGA外部扩展一定容量的存储单元来缓冲和重组图像数据,并以特定顺序发送给DSP;图像数据通过DSP的EMIF接口以DMA方式存入DSP内存,从而实现对HD-SDI视频的图像数据采集;系统集成HD-SDI数据链路均衡、解码以及数据采集功能,为DSP的后续图像处理提供了可以无缝连接的数据源。 展开更多
关键词 HD-SDI FPGA DSP SMPTE 解串行器
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具有预加重作用的10 Gbps发送端设计 被引量：1
8
作者 王雷 刘涛 +1 位作者 陈鑫 张颖 《电子器件》 CAS 北大核心 2023年第3期608-614,共7页
针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设... 针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设计四分之一速率的串行器,并依次更替控制输入数据的等相位差时钟,可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减,采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡,提出使用MATLAB对信道衰减进行建模,并以此来设计滤波器的方法,快速简便确定抽头系数,将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终,设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常,数据眼图良好,输出抖动在0.09 UI,满足高速背板通信电路的标准。 展开更多
关键词 多通道高速串行器 高速SerDes 前馈均衡器 电流数模转换器
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高速PCB设计中GHz串行信号的完整性分析与仿真 被引量：3
9
作者 吕平 杜晓宁 兰巨龙 《信息工程大学学报》 2006年第4期364-367,共4页
文章针对信号频率超过GHz的高速串行信号带来的新的信号完整性问题,如:趋肤效应、介质损耗、码间串扰等进行了详细的分析;研究了这些信号完整性问题对于SI仿真的影响;给出解决GHz信号完整性问题的方案,并验证了方案的有效性。
关键词 串行器/解串器 信号完整性 损耗 预加重 眼图
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12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 被引量：3
10
作者 潘敏 冯军 +1 位作者 杨婧 杨林成 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页
采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2. 展开更多
关键词 串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)
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基于LVDS技术的远端数据传输系统实现 被引量：2
11
作者 刘丽华 李鹏 《电子元器件应用》 2007年第1期8-10,15,共4页
分析了用于高速数据传输的LVDS技术以及该技术常用的接口电路-串行器/解串器MAX9205/MAX9206的工作原理和工作模式。给出了MAX9205和MAX9206在系统中的具体应用电路连接方法,同时分析了这两个器件在应用中应该注意的主要问题。
关键词 LVDS 串行器/解串器 高速数据传输 MAX9205/MAX9206
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带有视频图像处理功能的一体化LED显示屏控制器 被引量：2
12
作者 魏洵佳 《中国集成电路》 2012年第8期71-76,共6页
带有视频图像处理功能的一体化LED显示屏控制器,它打破了传统的LED显示屏控制器配搭昂贵的视频处理器这种分离的应用模式,将专业级视频处理器芯片直接嵌入LED显示屏发送器中,以低成本方式实现了高清视频处理和音/视频播放两者的合成,显... 带有视频图像处理功能的一体化LED显示屏控制器,它打破了传统的LED显示屏控制器配搭昂贵的视频处理器这种分离的应用模式,将专业级视频处理器芯片直接嵌入LED显示屏发送器中,以低成本方式实现了高清视频处理和音/视频播放两者的合成,显著提升了LED显示屏控制系统的显示质量、效果、功能和可靠性。 展开更多
关键词 HDMI 视频处理器 RGMII 串行器/解串器 SFP
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面向100 Gbps网络应用的RISC-V CPU设计与实现 被引量：2
13
作者 李晓霖 韩萌 +7 位作者 郝凯 薛海韵 卢圣健 张昆明 祁楠 牛星茂 肖利民 郝沁汾 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2021年第6期956-962,共7页
RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进... RISC-V作为新一代开源精简指令集,具有功耗低、面积小和性能高的优点,因此基于RISC-V架构的技术和产品发展迅速.然而,目前基于RISC-V架构的中高端64位CPU设计实例很少,也缺乏相应的商用IP,尤其是在面向高速网络应用方面.因此,首先改进了开源的64位U500 RISC-V SoC,包括增加了总线宽度和集成二级缓存等;然后在CPU中实现了完整的100 Gbps以太网功能模块,包括介质访问控制子层、物理编码子层和串行器/解串器以及用于该功能模块的发送缓冲区和接收缓冲区;最后通过前端仿真、FPGA验证以及启动Linux操作系统,验证了所设计的64位RISC-V CPU以及100 Gbps以太网功能模块的正确性和有效性.所设计的RISC-V CPU和100 Gbps以太网功能模块可应用于智能网卡等数据中心应用场景. 展开更多
关键词 RISC-V 片上系统 100 Gbps以太网 介质访问控制子层 物理编码子层 串行器/解串器 智能网卡
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基于VPX的网络传输设计 被引量：1
14
作者 张潇潇 王士成 《飞行器测控学报》 CSCD 2013年第5期414-418,共5页
为实现VPX(VITA 46系列的代称)总线形式的计算平台,对VPX的标准进行了深入研究。针对VPX所具有的开放性,将整个计算平台设计为通过控制层实现信息交换,其交换方式采用网络传输的方式。计算平台包括计算机模块、交换模块以及背板3个重要... 为实现VPX(VITA 46系列的代称)总线形式的计算平台,对VPX的标准进行了深入研究。针对VPX所具有的开放性,将整个计算平台设计为通过控制层实现信息交换,其交换方式采用网络传输的方式。计算平台包括计算机模块、交换模块以及背板3个重要部分,由于信息交换是在这3个部分之间进行的,因此,这3个部分之间网络传输的实现是整个计算平台设计的关键。设计中采用SERDES(串行器-解串行器)方式实现网络传输,相应地,各功能模块也须采用不同的芯片和布线规则实现该种模式的传输。尤其是计算机模块的设计被分为2个阶段进行,首先在X86平台上实现SERDES传输,然后再移植到以MIPS(无内部互锁流水级的微处理器)架构为基础的国产CPU(中央处理器)平台上实现。最终将各个模块结合并搭建出VPX计算平台,经过网络测试验证,交换功能的实现和网络传输的设计是正确的。 展开更多
关键词 VPX总线 背板 控制层 串行器-解串行器(SERDES)
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一种用于SerDes系统的自适应锁相环设计 被引量：1
15
作者 庞遵林 陈晓飞 《电脑知识与技术（过刊）》 2015年第4X期213-215,共3页
根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两... 根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电,输出时钟频率范围为400~2000 MHz,适用于0.8~4 Gbit/s传输速率的Ser Des。样品电路测试表明,输出时钟频率为2GHz时,时钟均方根抖动为1.68ps,功耗为14m W,芯片面积为0.0704mm2。 展开更多
关键词 串行器/解串器 锁相环 鉴频鉴相器 分频器 压控振荡器
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异构集成芯片关键技术研究 被引量：1
16
作者 钟伟军 任翔 赵鑫 《信息技术与标准化》 2021年第7期6-10,共5页
分析了Chiplet异构集成芯片技术及其发展现状。重点研究了内部总线互连和先进封装两个构建异构集成芯片的关键技术,简要介绍了这两个关键技术的标准化情况。通过对异构集成芯片技术发展趋势的分析,提出了现阶段在国内大力发展Chiplet并... 分析了Chiplet异构集成芯片技术及其发展现状。重点研究了内部总线互连和先进封装两个构建异构集成芯片的关键技术,简要介绍了这两个关键技术的标准化情况。通过对异构集成芯片技术发展趋势的分析,提出了现阶段在国内大力发展Chiplet并制定相关技术标准的重要性和迫切性。 展开更多
关键词 异构集成 小芯片 串行器和解串器 总线互连 先进封装
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推动串行互连革命
17
《世界电子元器件》 2004年第6期41-42,共2页
串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用... 串行互连构成现代通信系统的关键基础,因此串行器/解串器(SerDes)的选择可以对系统成本和性能产生很大的影响.尽管传统的基于数据通信的SerDes是为迎合面向字节(byte-oriented)、基于数据包(packet-based)的总线而设计,但许多电信应用使用其他总线格式.这使得将SerDes技术设计到这些系统中变得很困难.本文概述了SerDes的体系结构,并且显示说明某一个体系结构如何特别适用于电信信号处理系统. 展开更多
关键词 串行互连 串行器/解串器 体系结构 信号处理
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基于FPGA的SER/DES在量子密码通讯中的应用 被引量：1
18
作者 王坚 张鸿飞 +6 位作者 万旭 高原 崔珂 蔡文奇 陈腾云 梁吴 金革 《光电子．激光》 EI CAS CSCD 北大核心 2010年第6期861-864,共4页
在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收... 在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。 展开更多
关键词 场可编程门阵列(FPGA) 串行器/解串器(SER/DES) 时间同步 量子密钥分发(QKD)
原文传递
基于SERDES的雷达数据高速传输的实现与应用
19
作者 王平安 吴卫 +1 位作者 于志伟 陈文攀 《雷达与对抗》 2016年第2期38-42,共5页
针对宽带高速数据传输需求,提出了一种利用FPGA内部Select IO资源实现SERDES高速传输的解决方法。通过对OSERDES和ISERDES原语的使用来实现对数据的并串转换和串并转换。在实际工程应用中实现了对32个通路、每路400 Mb/s的稳定传输,验... 针对宽带高速数据传输需求,提出了一种利用FPGA内部Select IO资源实现SERDES高速传输的解决方法。通过对OSERDES和ISERDES原语的使用来实现对数据的并串转换和串并转换。在实际工程应用中实现了对32个通路、每路400 Mb/s的稳定传输,验证了系统的有效性与可靠性,满足了项目需求。该设计易于移植,对于高速、多路数据传输系统的设计具有一定参考意义。 展开更多
关键词 数据传输 串行器/解串器 现场可编程门阵列 高速
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基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化
20
作者 任晓黎 孙拓北 +1 位作者 庞建 张江涛 《中国集成电路》 2017年第9期66-70,74,共6页
串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的... 串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。 展开更多
关键词 串行器/解串器 倒装芯片封装 信号完整性 CADENCE 3D-EM
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