摘要
在FPGA设计过程中,功能仿真(前仿真)使用EDA工具将硬件描述语言(设计源代码)用仿真器解析并进行功能验证,而设计中则采用的芯片厂商的工具进行综合及布局布线,两者对硬件描述语言的解析采用的工具不同,可能会导致对代码的理解不一致,仿真结果与实际设计功能不一致。在使用VHDL进行FPGA设计时,当对时钟信号进行赋值后,在本文的情况下,目前主流EDA工具在信号赋值语句的解析实际设计均不一致,在FPGA设计过程中应尽量避免使用该类语法,仿真验证过程中应对此予以关注。
出处
《数字技术与应用》
2017年第2期111-113,共3页
Digital Technology & Application
