摘要
针对已有鉴频鉴相器电路鉴相范围小、死区大的缺点,设计了一种应用于锁相环中的鉴频鉴相器。采用0.25μm的互补金属氧化物半导体(CMOS)工艺,利用Tanner EDA软件设计了一款以逻辑门电路实现的D触发器为单元电路的鉴频鉴相器,并利用T-spice进行了仿真。仿真结果表明,该鉴频鉴相器消除了鉴相死区,鉴相范围为(-1.958π,+1.958π),最大工作频率为238MHz,可实现鉴频鉴相功能。
A phase-frequency detector is designed for the CMOS phase-locked loop circuit in order to overcome the problem of small range and large dead zone existing in the phase-frequency detector （PFD） circuits. The PFD is composed by D Flip-Flop unit circuit based on logic gates using Tanner EDA and 0.25 μm complementary metal-oxide-semiconductor （CMOS） transistor technology. Simulations are per- formed by T-spice software. The results show that the PFD proposed will eliminate the dead-zone with the phase ranges as （ - 1. 958π, ＋ 1. 958π） and the maximum operating frequency as 238 MHz.
出处
《黑龙江大学自然科学学报》
CAS
北大核心
2016年第3期416-420,共5页
Journal of Natural Science of Heilongjiang University
基金
教育部高等学校博士学科专项科研基金联合资助项目(20132301110005)
黑龙江大学实验室开放基金项目(14K002)
