摘要
设计了一种具有高电源抑制功能的时钟电路,电路既降低了输出时钟信号对电源扰动的敏感度,又同时实现了稳定基准电压和时钟信号双输出。
The design of a clock circuit with high-power-supply rejection function is presented.The circuit not only can reduce the output clock signal of power disturbance sensitivity,but also the stable voltage and clock signal references.
出处
《长春工业大学学报》
CAS
2013年第3期286-289,共4页
Journal of Changchun University of Technology
基金
科技部科技企业创新项目(09C26223203862)
关键词
时钟电路
电源扰动
基准电压
clock circuit
power disturbance
voltage reference
