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基于FPGA的移位减法除法器优化设计与实现 被引量:2

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摘要 对一般除法器的运算过程进行分析可得出,通过快速移位操作可以实现操作数有效位的对齐,从而减少运算所需的周期,提高运算速度。设计了优化的移位减法除法器的总体结构,并详细给出了关键模块的设计。实现了32位无符号整数除法器,仿真和综合结果表明其功能正确,使用逻辑量小,运行频率可达99.23MHz。
出处 《国防技术基础》 2010年第8期37-40,共4页 Technology Foundation of National Defence
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