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FPGA延时/面积最小化工艺映射分层序列法 被引量：2

THE TIMING/AREA OPTIMIZATION ALGORITHM FORLUT BASED FPGA TECHNOLOGY MAPPING
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摘要 提出了一个求解ＦＰＧＡ延时／面积最小化工艺映射分层序列法。它首先给出了求解延时最小化工艺映射的步骤；然后在不增加延时的情况下，进行面积最小化． This paper presents a performancedriven technology mapping algorithm. Firstly, it gives a technology mapping algorithm for delay minimization. And then, it gives a area optimization algorithm without increasing delay.
作者 彭宇行 陈书明 陈福接
机构地区 国防科学技术大学计算机研究所
出处 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1998年第4期355-360,共6页 Journal of Computer-Aided Design & Computer Graphics
基金 国家自然科学基金
关键词 工艺映射 延时优化 FPGA 可编程逻辑阵列 IC CAD,technology mapping,timingdriven,area optimization
分类号 TP303 [自动化与计算机技术—计算机系统结构]
  • 相关文献

参考文献4

  • 1彭宇行，软件学报，1996年，7卷，1期，626页 被引量：1
  • 2Cong J，IEEE Trans Computer-Aided Design Interg Cir Syst，1994年，13卷，1期，1页 被引量：1
  • 3Chang H，Proc 30th ACM/IEEE DAC，1993年，112页 被引量：1
  • 4Cong J，Proc 30th ACM/IEEE DAC，1993年，213页 被引量：1

同被引文献19

  • 1Jamieson P, Rose J. A Verilog RTL synthesis tool for heterogeneous FPGAs [C] //Proceedings of International Conference on Field Programmable Logic and Applications. Los Alamitos: IEEE Computer Society Press, 2005:305-310. 被引量：1
  • 2Kuon I, Tessier R, Rose J. FPGA architecture: survey and challenges[J]. Foundations and Trends in Electronic Design Automation, 2008, 2(2): 135-253. 被引量：1
  • 3Legl C, Wurth B, Eckl K. A Boolean approach to performance-directed technology mapping for LUT-based FPGA designs [C] //Proceedings of the 33rd Annual Design Automation Conference. New York: ACM Press, 1996: 730- 733. 被引量：1
  • 4Manohararajah V, Brown S D, Vranesic Z G. Heuristics for area minimization in LUT-based FPGA technology mapping[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2006, 25(11): 2331-2340. 被引量：1
  • 5Mishchenko A, Cho S M, Chatterjee S, et al. Combinational and sequential mapping with priority cuts [C] //Proceedings of the IEEE/ACM International Conference on Computer-Aided Design. Los Alamitos: IEEE Computer Society Press, 2007: 354-361. 被引量：1
  • 6Chen D M, Cong J, Pan P C. FPGA design automation: a survey [J]. Foundations and Trends in Electronic Design Automation, 2006, 1(3): 139-169. 被引量：1
  • 7Jamieson P, Kent K B, Gharibian F, et al. Odin Ⅱ-an open-source verilog HDL synthesis tool for CAD research [C] //Proceedings of the 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines. Washington D C: IEEE Computer Society Press, 2010:149-156. 被引量：1
  • 8Callahan T J, Chong P, Dehon A, et al. Fast module mapping and plaeement for datapaths in FPGAs [C] // Proceedings of the ACM/SIGDA 6th International Symposium on Field Programmable Gate Arrays. New York: ACM Press, 1998:123-132. 被引量：1
  • 9Ye A, Rose J, Lewis D. Synthesizing datapath circuits for FPGAs with emphasis on area minimization [C] //Proceedings of IEEE International Conference on Field-Programmable Technology. Los Alamitos: IEEE Computer Society Press, 2002, 219-226. 被引量：1
  • 10Krishnamoorthy S. Design mapping algorithms for hybrid FPGAs [D]. Amherst: University of Massachusetts Amherst. Department of Electrical and ComputerEngineering, 2004. 被引量：1

引证文献2

二级引证文献3

计算机辅助设计与图形学学报
1998年 第4期

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