摘要
浮点加法运算是浮点运算中使用频率最高的一种运算,本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码。利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz。
FPA （floating point adder） is one of the most useful operations in floating calculation. In this paper, we apply the structure of adder with five level pipeline, and encode it by using Verilog HDL. After synthesizing and simulating with 0.18urn CMOS library provided by SMIC , the working frequency of the adder achieves 500MHz.
出处
《微计算机信息》
北大核心
2008年第27期192-193,共2页
Control & Automation
关键词
浮点加法器
流水线
综合
Floating-point
adder Pipeline
Synthesize
