摘要
利用随机信号理论,采用verilog语言设计一种基于FPGA的高斯噪声实时产生器。通过系统仿真分析,该方法可满足工程需要,且具有电路简单,模块化程度高的特点。
A real time Gauss noise generator designed which use the theory of random signal,and it achieved on the FPGA in Verilog language.The system simulation and analysis explain that this method is sample and with the high level blocking,which can meet the project demand.
出处
《舰船电子工程》
2008年第6期124-125,共2页
Ship Electronic Engineering
基金
海军工程大学自然科学基金项目(编号:HGDJJ06019)资助
