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A General Method in the Synthesis of Ternary Double Pass-Transistor Circuits 被引量:2
1
作者 杭国强 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2006年第9期1566-1571,共6页
A general method for designing ternary circuits using double pass-transistor logic is investigated. The logical relation of each MOS transistor is formulated by using the transmission operation in order to make effect... A general method for designing ternary circuits using double pass-transistor logic is investigated. The logical relation of each MOS transistor is formulated by using the transmission operation in order to make effective and practical use of the circuits. A way to generate ternary complementary and dual circuits by applying the complementarity and duality principles is presented. This new static ternary double pass-transistor logic scheme has some favorable properties:the use of standard CMOS process without any modification of the thresholds, a perfectly symmetrical structure,a full logic swing, the maximum possible noise margins, a less complex structure, and no static power consumption. HSPICE simulations using TSMC 0.25μm CMOS technology and a 3V power supply demonstrate the effectiveness of the proposed design. 展开更多
关键词 switching circuit theory multiple-valued logic logic synthesis double pass-transistor logic
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New Design Methodologies for High Speed Low-Voltage 1-Bit CMOS Full Adder Circuits 被引量:1
2
作者 Subodh Wairya Rajendra Kumar Nagaria Sudarshan Tiwari 《Computer Technology and Application》 2011年第3期190-198,共9页
New methodologies for l-Bit XOR-XNOR full- adder circuits are proposed to improve the speed and power as these circuits are basic building blocks for ALU circuit implementation. This paper presents comparative study o... New methodologies for l-Bit XOR-XNOR full- adder circuits are proposed to improve the speed and power as these circuits are basic building blocks for ALU circuit implementation. This paper presents comparative study of high-speed, low-power and low voltage full adder circuits. Simulation results illustrate the superiority of the proposed adder circuit against the conventional complementary metal-oxide-semiconductor (CMOS), complementary pass-transistor logic (CPL), TG, and Hybrid adder circuits in terms of delay, power and power delay product (PDP). Simulation results reveal that the proposed circuit exhibits lower PDP and is more power efficient and faster when compared with the best available 1-bit full adder circuits. The design is implemented on UMC 0.18 μm process models in Cadence Virtuoso Schematic Composer at 1.8 V single ended supply voltage and simulations are carried out on Spectre S. 展开更多
关键词 Full adder circuits complementary pass-transistor logic (CPL) complementary CMOS high-speed circuits hybrid fulladder XOR-XNOR gate.
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基于Verilog-XL的传输晶体管逻辑模拟 被引量:1
3
作者 裴志军 国澄明 姚素英 《半导体技术》 CAS CSCD 北大核心 2002年第11期38-41,共4页
随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要。模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA 系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效... 随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要。模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA 系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具。 展开更多
关键词 Verilog-XL 集成电路 模拟 传输晶体管 硬件描述语言
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一种基于单电子晶体管的全加器电路设计
4
作者 吴刚 蔡理 +1 位作者 王森 李芹 《微计算机信息》 2009年第11期298-300,共3页
基于单电子晶体管的I-V特性和传输晶体管的设计思想,用多栅单电子晶体管作为传输晶体管,设计了一个由5个SET构成的全加器,相对于静态互补逻辑设计的全加器,本文设计的全加器在器件数量上大大减少,有利于大规模电路的设计。仿真结果表明... 基于单电子晶体管的I-V特性和传输晶体管的设计思想,用多栅单电子晶体管作为传输晶体管,设计了一个由5个SET构成的全加器,相对于静态互补逻辑设计的全加器,本文设计的全加器在器件数量上大大减少,有利于大规模电路的设计。仿真结果表明,本文设计的全加器电路具有高速与低功耗的特性。 展开更多
关键词 单电子晶体管 传输晶体管:全加器
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16×16位高速低功耗并行乘法器的实现 被引量:1
5
作者 徐锋 邵丙铣 《微电子学》 CAS CSCD 北大核心 2003年第1期56-59,共4页
 基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.1...  基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。 展开更多
关键词 BOOTH编码 并行乘法器 VLSI 传输管逻辑 低功耗
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一种新型的绝热低功耗逻辑电路 被引量:3
6
作者 罗家俊 李晓民 +1 位作者 仇玉林 陈潮枢 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第2期225-228,共4页
文中作者提出了一种新型的自举式 Adiabatic逻辑电路—— Pass Transistor-Bootstrap Charge Recov-ery logic(PT-BCRL) ,该电路的操作分为两级 ,第一级负责逻辑值的运算 ,采用传统的 ECRL电路 ,第二级电路通过利用自举效应经 NMOS管对... 文中作者提出了一种新型的自举式 Adiabatic逻辑电路—— Pass Transistor-Bootstrap Charge Recov-ery logic(PT-BCRL) ,该电路的操作分为两级 ,第一级负责逻辑值的运算 ,采用传统的 ECRL电路 ,第二级电路通过利用自举效应经 NMOS管对负载进行充放电 ,使得其充放电为一全绝热过程 ;另外 ,第一级电路通过一互补传输门与第二级电路相连 ,使得该电路的能量的传输和恢复效率都显著得到提高。由于电路分两级操作 ,它很好地解决了传统 Adiabatic电路的功耗和负载电容值直接相关的问题 ,这在用 0 .6μm 展开更多
关键词 绝热低功耗逻辑电路 自举技术 能量恢复 电荷恢复 互补传输门 集成电路 工作原理
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一种新的低功耗CMOS三值电路设计 被引量:1
7
作者 杭国强 徐月华 《电路与系统学报》 CSCD 北大核心 2005年第6期80-83,共4页
提出一种新的静态电压型CMOS三值电路设计方案。该方案具有电路结构规则,输入信号负载对称等特点,是一种具有互补输入—输出的双轨三值逻辑电路。由于电路中同时采用pMOS和nMOS两种传输管,从而保证了输出信号具有完整的逻辑摆幅和高噪... 提出一种新的静态电压型CMOS三值电路设计方案。该方案具有电路结构规则,输入信号负载对称等特点,是一种具有互补输入—输出的双轨三值逻辑电路。由于电路中同时采用pMOS和nMOS两种传输管,从而保证了输出信号具有完整的逻辑摆幅和高噪声容限。尤为重要的是该设计方案是基于标准CMOS工艺而无需修改阈值电压,且结构较简单。采用0.25μmCMOS工艺参数及3V电源的计算机模拟结果同时表明所提出的电路设计具有高速及低功耗的特点。 展开更多
关键词 CMOS电路 低功耗设计 多值逻辑 双传输管逻辑
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FPGA芯片中的交叉开关设计 被引量:2
8
作者 李兴政 杨海钢 《微电子学》 CAS CSCD 北大核心 2007年第4期606-609,共4页
作为一种可重复使用的器件,现场可编程门阵列(FPGA)受到越来越多的关注,它以面积为代价换取使用的灵活性。在FPGA芯片的设计中,通过分析交叉开关结构的特点,将传输管逻辑应用于其中。采用这种传输管结构的交叉开关,大大降低了芯片实现... 作为一种可重复使用的器件,现场可编程门阵列(FPGA)受到越来越多的关注,它以面积为代价换取使用的灵活性。在FPGA芯片的设计中,通过分析交叉开关结构的特点,将传输管逻辑应用于其中。采用这种传输管结构的交叉开关,大大降低了芯片实现所需的晶体管数目,减小了芯片的版图面积,从而提高了FPGA芯片的面积效能。 展开更多
关键词 现场可编程门阵列 交叉开关 传输管逻辑 晶体管 面积效能
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应用于多值逻辑的双传输管逻辑网络综合 被引量:1
9
作者 杭国强 任洪波 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2007年第8期1307-1311,1328,共6页
为实现静态电压型多值逻辑电路,提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法.在该设计方案中,文字运算电路也是采用普通MOS管来实现,而无需对阈值作任何的调整.通过建立描述双传输管开关状态与信号之间相互作用关系的传输... 为实现静态电压型多值逻辑电路,提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法.在该设计方案中,文字运算电路也是采用普通MOS管来实现,而无需对阈值作任何的调整.通过建立描述双传输管开关状态与信号之间相互作用关系的传输运算表示式,实现了对电路的有效综合.对三值单变量函数电路、三值与/与非门、或/或非门、三值模3乘法器和三值T门的设计结果,验证了所提出方法的有效性.在此基础上总结出了采用DPL设计三值电路的反演法则和对偶法则,使用这些法则可在不改变电路结构的基础上方便地得到相应的补函数和对偶函数电路,从而增强电路的功能.所提出的设计方法和法则可用于对三值复杂函数的综合. 展开更多
关键词 多值逻辑 逻辑综合 双传输管逻辑 开关电路理论
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低功耗互补传输门绝热逻辑和时序电路的设计 被引量:1
10
作者 邬杨波 李宏 胡建平 《宁波大学学报(理工版)》 CAS 2008年第2期195-200,共6页
研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计,介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑(CPAL)电路,并分析了其工作原理.该电路利用nMOS管自举原理对负载进行全绝热驱动,从而减小了电路整体功耗,且CPAL能耗几... 研究了采用二相非交叠功率时钟的绝热触发器及时序电路的设计,介绍了采用二相无交叠功率时钟的互补传输门绝热逻辑(CPAL)电路,并分析了其工作原理.该电路利用nMOS管自举原理对负载进行全绝热驱动,从而减小了电路整体功耗,且CPAL能耗几乎与工作频率无关.提出了性能良好的低功耗绝热D、T和JK触发器,并与其他几种绝热触发器进行功耗比较,给出了绝热时序电路的一般设计方法,并作为实例采用应用绝热D触发器设计了十进制计数器.SPICE程序模拟表明:设计的电路具有正确的逻辑功能及低功耗的优点. 展开更多
关键词 低功耗技术 能量恢复 绝热触发器 时序逻辑 CPL电路
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基于差分传输管预充电逻辑的功耗恒定性电路改进设计
11
作者 姚茂群 李聪辉 《电子与信息学报》 EI CSCD 北大核心 2021年第7期1834-1840,共7页
通过分析差分传输管预充电逻辑(DP2L)的电路结构,发现该电路还无法达到完全的功耗恒定特性,仍然存在被功耗攻击的风险。针对该问题,该文对DP2L的电路结构进行改进,并用Hspice对改进前后的电路进行模拟仿真测试。实验表明:改进后的DP2L... 通过分析差分传输管预充电逻辑(DP2L)的电路结构,发现该电路还无法达到完全的功耗恒定特性,仍然存在被功耗攻击的风险。针对该问题,该文对DP2L的电路结构进行改进,并用Hspice对改进前后的电路进行模拟仿真测试。实验表明:改进后的DP2L电路结构具有更好的功耗恒定特性,更能满足该逻辑电路的设计要求。 展开更多
关键词 功耗攻击 功耗恒定 双轨预充电逻辑 差分传输管预充电逻辑
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面向低功耗的全加器优化设计 被引量:5
12
作者 张爱华 夏银水 《微电子学》 CAS CSCD 北大核心 2007年第4期588-591,共4页
在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器。电路采用对称结构,平衡了电路延迟,消除了毛刺,降低了功耗。经PSPICE在0.24μm工艺下模拟仿真,与已发表的全加器电路的性能进行比较。测试结果表明,改进的新... 在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器。电路采用对称结构,平衡了电路延迟,消除了毛刺,降低了功耗。经PSPICE在0.24μm工艺下模拟仿真,与已发表的全加器电路的性能进行比较。测试结果表明,改进的新全加器功耗可减小77.5%,同时能耗也是最低的。 展开更多
关键词 低功耗 全加器 传输晶体管
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低功耗全加器的电路设计 被引量:4
13
作者 张爱华 夏银水 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2008年第5期534-537,共4页
在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器.所建议的电路采用对称结构平衡电路延迟,削减了毛刺,降低了功耗.采用TSMC0.24μmCMOS工艺器件参数情况下,对所设计的低功耗全加器进行PSPICE模拟.模拟结果表明,... 在对现有全加器电路研究分析的基础上,提出了基于传输管逻辑的低功耗全加器.所建议的电路采用对称结构平衡电路延迟,削减了毛刺,降低了功耗.采用TSMC0.24μmCMOS工艺器件参数情况下,对所设计的低功耗全加器进行PSPICE模拟.模拟结果表明,在3.3V和1.8V电源电压下,与已发表的全加器相比,所建议的全加器电路功耗改进可分别高达58.3%和60.8%. 展开更多
关键词 低功耗 全加器 传输晶体管
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低功耗异或门的设计 被引量:3
14
作者 张爱华 夏银水 《浙江大学学报(理学版)》 CAS CSCD 北大核心 2008年第4期409-411,415,共4页
在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计.电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗.在5、3.3、1.8 V电源下,经PSPICE... 在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计.电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗.在5、3.3、1.8 V电源下,经PSPICE在0.24μm工艺下模拟,与已发表的异或门电路设计相比,新提出的电路功耗和功耗延迟积的改进分别高达36.5%和68.0%,说明本文设计的异或门电路在功耗和延迟方面具有优势. 展开更多
关键词 低功耗 异或门 传输管 全摆幅
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串联型稳压电路中调整管最大功耗的讨论 被引量:2
15
作者 孙峥 马光彦 《电气电子教学学报》 2004年第3期28-30,共3页
调整管是串联型稳压电路的核心元件 ,为保证电路正常工作 ,必须考虑调整管的安全工作区。指出了常用教材在调整管最大功耗计算方法上存在的不严密之处以及由此得到的不准确的结论。探讨了另一种有效的求解方法——求导法。求导法物理概... 调整管是串联型稳压电路的核心元件 ,为保证电路正常工作 ,必须考虑调整管的安全工作区。指出了常用教材在调整管最大功耗计算方法上存在的不严密之处以及由此得到的不准确的结论。探讨了另一种有效的求解方法——求导法。求导法物理概念清晰 ,数学推导严密 ,具有一定的工程应用价值。最后通过实例将上述两种方法的计算结果进行了对比 ,经 MATLAB模拟验证 ,结果与求导法完全吻合 。 展开更多
关键词 串联型稳压电路 调整管 最大管耗
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DSP中低功耗全加器的改进设计 被引量:1
16
作者 纪金国 陶建中 刘旭 《微电子学》 CAS CSCD 北大核心 2012年第5期672-675,共4页
在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm CMOS工艺,采用HSPICE对电路进行仿真。结果表明,与典型结构... 在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm CMOS工艺,采用HSPICE对电路进行仿真。结果表明,与典型结构全加器相比,提出的全加器在电路功耗和延迟功耗积(PDP)方面的改进分别为22%和27%。 展开更多
关键词 全加器 传输门 传输晶体管 数字信号处理
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低功耗异或同或电路的设计研究 被引量:4
17
作者 兰景宏 王芳 +1 位作者 吉利久 贾嵩 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2006年第3期380-384,共5页
提出了2种传输管实现的新型低功耗异或门结构,UPPL(UnsymmetricalPushPullPassTransistorLogic)结构和CPPL(ComplementaryPushPullPassTransistorLogic)结构,两者均为非互补输入,互补输出,都能够同时产生异或和同或信号,且输出为全摆幅... 提出了2种传输管实现的新型低功耗异或门结构,UPPL(UnsymmetricalPushPullPassTransistorLogic)结构和CPPL(ComplementaryPushPullPassTransistorLogic)结构,两者均为非互补输入,互补输出,都能够同时产生异或和同或信号,且输出为全摆幅电压。对新结构在0.18μm工艺1.8V电压下进行了hspice仿真,与已有同类电路在速度、功耗和功耗延迟乘积方面进行了比较。UPPL结构和CPPL结构与2003年MohamedElgamel提出的最新设计相比,空负载时,功耗延迟乘积项分别有61.0%和58.4%的降低;扇出为3时,分别有25.3%和45.3%的降低。 展开更多
关键词 低功耗 布尔逻辑 异或门 界或同或逻辑 传输门实现
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全定制电路功能模型提取的若干新算法 被引量:2
18
作者 李振涛 陈书明 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第5期628-634,共7页
开发了一个全定制电路功能模型自动提取工具——TranSpirit,并提出了一些关键算法.其中,串并压缩算法解决了存在辅助预充管或者分叉结构情况下串并压缩不彻底的问题;动态电路提取算法只需要对上拉网络和下拉网络的逻辑进行分析,就可以... 开发了一个全定制电路功能模型自动提取工具——TranSpirit,并提出了一些关键算法.其中,串并压缩算法解决了存在辅助预充管或者分叉结构情况下串并压缩不彻底的问题;动态电路提取算法只需要对上拉网络和下拉网络的逻辑进行分析,就可以准确地提取动态电路的类型和结构信息.此外,提出了一种通用的三态门分析算法,可以处理各种复杂的三态门结构.采用逐级推进的方法,实现了一种更为高效的传输管电路分析算法.实验结果表明,TranSpirit可以处理微处理器设计中的各种常用电路,具有很高的模型提取速度. 展开更多
关键词 功能模型提取 TranSpirit 串并压缩 动态电路 三态门 传输管电路
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用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器 被引量:1
19
作者 孙旭光 毛志刚 来逢昌 《微处理机》 2003年第1期11-13,共3页
本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通... 本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986 展开更多
关键词 专用DSP处理器 IEEE32位浮点加法器 传输管逻辑 CMOS工艺 功能模块
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衬底偏压效应在电路中的影响
20
作者 陈智 孙大成 《微处理机》 2009年第1期39-40,共2页
在介绍衬底偏压效应产生原理的基础上,给出了衬底偏压效应的定义,并详细介绍了CMOS传输门的衬底偏压效应。接下来以实际电路高速CMOS 16位双向收发器为例介绍了衬底偏压效应对电路的影响,并给出了一种消除衬偏效应的设计方法。
关键词 衬底偏压效应 CMOS传输门 双向收发器
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