基于FPGA的CRC并行算法研究与实现 被引量：17

1

作者 常天海 胡鉴 《微处理机》 2010年第2期45-48,共4页

循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性。针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法。采用VHDL语言对算法完成建... 循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性。针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法。采用VHDL语言对算法完成建模与实现,并以Altera公司开发的EDA工具QuartusII8.0作为编译、仿真平台进行了仿真验证。电路的综合结果表明,该方法具有更少的资源占用量和更高的工作效率。 展开更多

关键词 并行编码器 循环冗余校验 现场可编程门阵列 硬件描述语言

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8B/10B编码器新型算法结构的设计与实现 被引量：9

2

作者 王方 周璐 张正璠 《微电子学与计算机》 CSCD 北大核心 2016年第10期151-154,158,共5页

针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler... 针对目前数据传输对高速率的要求,在保留传统8B/10B编码优点的基础上,设计并实现了一种8B/10B新型算法结构,完成数据码和特殊码并行编码,编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现.通过Synopsys的Design Compiler工具在SMIC65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为321μm2,具有运行速度快,占用逻辑资源小的特点. 展开更多

关键词 8B/10B 并行编码 游程值 高速通信

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高速并行BCH(2184,2040)编码器的VLSI优化设计 被引量：4

3

作者 张军 王志功 +1 位作者 胡庆生 肖洁 《电路与系统学报》 CSCD 北大核心 2006年第1期88-94,共7页

介绍一种实现并行BCH编码器的设计方法,并基于TSMC 0.18μm CMOS工艺设计了用于高速光通信FEC(前向纠错)级联码的并行BCH(2184,2040)编码器。采用树型结构减少逻辑层次,选择适当的共享子表达式减少逻辑门的数量,并用限制共享子表达式的... 介绍一种实现并行BCH编码器的设计方法,并基于TSMC 0.18μm CMOS工艺设计了用于高速光通信FEC(前向纠错)级联码的并行BCH(2184,2040)编码器。采用树型结构减少逻辑层次,选择适当的共享子表达式减少逻辑门的数量,并用限制共享子表达式的最大个数和负载均衡方法降低BCH长码的扇出瓶颈影响,减少关键路径的延时,提高工作速度。优化设计的并行BCH(2184,2040)编码器可以实现2.5Gb/s的数据吞吐率。 展开更多

关键词 光通信 BCH编码器 扇出瓶颈 并行编码器

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一种使用纠错技术的8B/10B编码器设计 被引量：3

4

作者 王方 万书芹 周璐 《固体电子学研究与进展》 CAS CSCD 北大核心 2016年第4期332-337,共6页

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实... 针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。 展开更多

关键词 (7 4)BCH 8B/10B 并行编码 游程值

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融合流注意力机制的中文摘要生成方法

5

作者 崔少国 王奥迪 杜兴 《小型微型计算机系统》 CSCD 北大核心 2023年第12期2685-2691,共7页

针对现有文本摘要生成方法对源文全局语义信息提取不充分问题,提出了一种融合流注意力机制的并行编码器摘要生成算法模型.首先使用单颗粒的分词方法对源文进行分词;然后在编码阶段引入多头流注意力机制,从而更全面地提取源文的全局语义... 针对现有文本摘要生成方法对源文全局语义信息提取不充分问题,提出了一种融合流注意力机制的并行编码器摘要生成算法模型.首先使用单颗粒的分词方法对源文进行分词;然后在编码阶段引入多头流注意力机制,从而更全面地提取源文的全局语义信息;其次运用并行编码器训练模型,使得输入序列中语义信息获得更大权重;最后将编码得到的全局语义信息送入到融合指针的解码器中,通过指针复制源文词汇,减少生成摘要中未登录词的出现,从而使得解码过程中生成的摘要更加全面准确地匹配源文语义.模型在CLTS和NLPCC两个数据集上进行实验,使用ROUGE-1、ROUGE-2和ROUGE-L作为评价指标.实验结果显示,与基准模型相比在CLTS数据集上分别有2.62%、1.44%和0.87%的提升,在NLPCC数据集上分别有2.82%、1.84%和1.64%的提升,表明所提算法模型在中文摘要生成任务上更加有效. 展开更多

关键词 中文文本 摘要生成 流注意力机制 并行编码器 指针网络

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多媒体广播系统中的卷积码纠错方法 被引量：1

6

作者 田备 卢鹏飞 《江南学院学报》 2001年第4期28-31,共4页

介绍了多媒体广播系统中上位计算机与下位计算机之间数据通信的又一差错纠错方法—卷积码 ,编码器和大数逻辑译码器较简单 。

关键词 纠错码 卷积码 并行编码器 大数译码器 信息传输

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DVB-C2中高速并行BCH编码器的设计与实现

7

作者 郑星宇 《电视技术》 北大核心 2010年第7期50-51,共2页

针对DVB-C2标准,设计一种并行BCH编码器,并在Altera公司的EP3C55FPGA上实现了该方案。实验结果表明,提出的并行编码器运算速度快,吞吐量大,具有一定的工程实用价值。

关键词 DVB—C2 BCH码 并行编码

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基于H.264实时编码的多核并行算法 被引量：5

8

作者 冯飞龙 陈耀武 《计算机工程》 CAS CSCD 北大核心 2010年第24期226-227,230,共3页

针对H.264多核实时编码架构,根据编码模块的数据依赖关系,提出基于相邻宏块的并行算法,融合Slice级、宏块行级和相邻宏块级并行算法,实现多粒度并行编码算法,加大了数据并行深度。实验结果表明,该并行编码算法在图像质量几乎不变的情况... 针对H.264多核实时编码架构,根据编码模块的数据依赖关系,提出基于相邻宏块的并行算法,融合Slice级、宏块行级和相邻宏块级并行算法,实现多粒度并行编码算法,加大了数据并行深度。实验结果表明,该并行编码算法在图像质量几乎不变的情况下能有效提高并行加速比。 展开更多

关键词 并行编码 多核处理器 多粒度并行 H.264标准

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基于单窗口扫描的并行EBCOT编码 被引量：4

9

作者 唐国维 顾国昌 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2008年第12期2078-2081,共4页

针对JPEG2000中EBCOT编码算法在上下文的生成过程中需对比特平面进行多次扫描,提出基于单窗口扫描的并行EBCOT编码算法.通过预存行状态去除带间相关性,然后进行基于单窗口的上下文逻辑编码,并优先计算比特平面状态值,实现一次扫描完成... 针对JPEG2000中EBCOT编码算法在上下文的生成过程中需对比特平面进行多次扫描,提出基于单窗口扫描的并行EBCOT编码算法.通过预存行状态去除带间相关性,然后进行基于单窗口的上下文逻辑编码,并优先计算比特平面状态值,实现一次扫描完成比特平面及平面内三个通道的并行编码.实验结果表明,在保证一定编码质量的前提下,有效地提高了JPEG2000系统的并行性,压缩了编码时间. 展开更多

关键词 EBCOT算法 单窗口扫描 比特平面 并行编码 图像编码

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多视点视频双向实时转码技术的设计与实现 被引量：3

10

作者 孙立峰 蔡飞飞 杨士强 《中国图象图形学报》 CSCD 北大核心 2014年第4期645-648,共4页

目的多视点视频编码标准MVC是国际标准组织针对3D视频制定的编码标准,支持实时编码和兼容已有H.264标准是MVC应用推广迫切需要解决的问题。方法基于拓扑排序,提出一种2维预测结构到1维参考序列的映射变换机制,利用已有的H.264编码单元技... 目的多视点视频编码标准MVC是国际标准组织针对3D视频制定的编码标准,支持实时编码和兼容已有H.264标准是MVC应用推广迫切需要解决的问题。方法基于拓扑排序,提出一种2维预测结构到1维参考序列的映射变换机制,利用已有的H.264编码单元技术,实现了MVC-H.264双向实时转码。结果该方法能够兼容现有的H.264编解码器,支持高清MVC实时编码。通过3D视频直播实际应用验证了方法的有效性。结论本文MVC与H.264标准间的预测参考结构映射和码流转换机制,无需设计专用芯片就能同时兼容H.264和MVC标准。 展开更多

关键词 H 264 多视点视频编码 转码 并行编码

原文传递

H.264并行编码中负载平衡方法 被引量：3

11

作者 侯兴松 刘大齐 +1 位作者 盛凯 顿玉洁 《中国图象图形学报》 CSCD 北大核心 2012年第8期911-918,共8页

针对在多核处理器上Slice并行编码H.264高清视频中的负载不平衡问题,首先利用已编码帧的编码统计信息,根据帧间时间相关性预测下一帧各宏块的编码负载,然后据此预测的编码负载划分Slice,使各个处理器核上编码的Slice具有相接近的计算负... 针对在多核处理器上Slice并行编码H.264高清视频中的负载不平衡问题,首先利用已编码帧的编码统计信息,根据帧间时间相关性预测下一帧各宏块的编码负载,然后据此预测的编码负载划分Slice,使各个处理器核上编码的Slice具有相接近的计算负载,从而达到动态负载平衡目的。在Tile64多核平台上的实际测试结果表明,与传统的基于宏块区域的动态数据分配算法相比,该方法可以将编码并行加速比和并行效率提高5%左右。 展开更多

关键词 H.264 并行编码 多核处理器 负载平衡

原文传递

高速并行RS编译码系统实现技术

12

作者 王福文 董燕琴 李兵 《微处理机》 2001年第4期55-60,共6页

给出了一种高速并行 RS编译码系统的实现方法 ,并就其中的几个关键技术进行了分析。采用该技术实现的纠错系统 ,可以使误码率在 1 0 -3的情况下仍保证数据的高可靠。

关键词 并行RS编译码系统 通信 纠错编码理论 磁盘阵列

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基于片上多核的H.264编码的并行加速性研究 被引量：1

13

作者 宋阳 章晓燕 《计算机时代》 2011年第4期1-4,共4页

针对便携设备上不断增强的视频处理要求和H.264编解码算法相对较高的计算复杂度之间的矛盾,提出了基于片上多核结构的H.264并行化方案,以达到实时编码的效果。该方案以FPGA为验证平台,通过硬件结构与软件算法协同优化的方式,在单总线双... 针对便携设备上不断增强的视频处理要求和H.264编解码算法相对较高的计算复杂度之间的矛盾,提出了基于片上多核结构的H.264并行化方案,以达到实时编码的效果。该方案以FPGA为验证平台,通过硬件结构与软件算法协同优化的方式,在单总线双核结构的MPSoC上实现了基于片的H.264并行编码。实验结果表明,在嵌入式环境下利用多核技术实现H.264并行编码可以取得良好的加速效果。 展开更多

关键词 H.264 片上多核 FPGA 片 并行编码

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系统极化码低复杂度编码优化方案 被引量：2

14

作者 马林华 刘士平 +2 位作者 胡星 黄天宇 徐彬 《通信学报》 EI CSCD 北大核心 2018年第7期132-138,共7页

为解决系统极化码在编码过程中因分步计算造成的时延和由循环迭代"异或"计算造成的计算复杂度,提出并定义了降维裂解策略,并由此提出了基于降维裂解策略的系统极化码并行编码算法,然后在AWGN信道下进行了仿真验证和计算复杂... 为解决系统极化码在编码过程中因分步计算造成的时延和由循环迭代"异或"计算造成的计算复杂度,提出并定义了降维裂解策略,并由此提出了基于降维裂解策略的系统极化码并行编码算法,然后在AWGN信道下进行了仿真验证和计算复杂度分析。结果表明,与传统算法相比,所提算法编码增益略优或基本保持一致,但计算复杂度优化率最高可达80.92%,更适合于硬件实现与工程应用,具有一定的实用价值。 展开更多

关键词 极化码 系统极化码 并行编码 复杂度 裂解 误码率

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基于OpenMP的AVS并行编码算法研究与实现 被引量：1

15

作者 胡文安 于鸿洋 《计算机工程与设计》 CSCD 北大核心 2010年第10期2257-2261,共5页

为了提高新一代音视频编解码技术标准AVS的编码速度,利用OpenMP在多核处理器平台上研究并实现了AVS的GOP级、条带级、帧级和基于任务队列模型的帧级并行编码算法。对CIF格式的视频序列进行了测试,在四核处理器平台上加速比最高能达到3.... 为了提高新一代音视频编解码技术标准AVS的编码速度,利用OpenMP在多核处理器平台上研究并实现了AVS的GOP级、条带级、帧级和基于任务队列模型的帧级并行编码算法。对CIF格式的视频序列进行了测试,在四核处理器平台上加速比最高能达到3.82x。另外,基于任务队列模型的帧级并行算法在保持图像质量不变的基础上解决了帧级并行算法加速比偏低的缺点。实验结果表明,OpenMP是一种简单而有效的并行化编程工具,基于OpenMP的各个AVS并行编码算法与原串行算法相比,编码速度都有显著提高。 展开更多

关键词 信息技术先进音视频编码 OPENMP 多核处理器 并行编码 加速比

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一类具有低密度生成矩阵的非二元准循环LDPC码 被引量：1

16

作者 陈超 白宝明 王新梅 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2010年第3期412-416,共5页

提出一类非二元准循环低密度校验(QC-LDPC)码,其校验矩阵的列重为2.通过精心设计校验矩阵,使得对应的生成矩阵具有一些优良的性质:系统性;准循环;低密度.因此,可通过简单的移位寄存器电路实现低复杂度并行编码.仿真结果表明,提出的码和... 提出一类非二元准循环低密度校验(QC-LDPC)码,其校验矩阵的列重为2.通过精心设计校验矩阵,使得对应的生成矩阵具有一些优良的性质:系统性;准循环;低密度.因此,可通过简单的移位寄存器电路实现低复杂度并行编码.仿真结果表明,提出的码和随机码的性能相当. 展开更多

关键词 低密度校验码 非二元 准循环 低密度生成矩阵 并行编码

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基于高清编码的自适应Slice划分算法

17

作者 冯飞龙 陈耀武 《计算机工程》 CAS CSCD 北大核心 2010年第23期226-228,233,共4页

对于多核高清视频实时编码系统,提出一种自适应Slice划分算法。该算法基于码率控制和熵编码复杂度模型,通过Intra预测得到当前编码图像的纹理复杂度分布,预测编码图像的计算复杂度分布,通过自适应Slice划分实现多核间计算复杂度均匀分配... 对于多核高清视频实时编码系统,提出一种自适应Slice划分算法。该算法基于码率控制和熵编码复杂度模型,通过Intra预测得到当前编码图像的纹理复杂度分布,预测编码图像的计算复杂度分布,通过自适应Slice划分实现多核间计算复杂度均匀分配,从而提高多核并行编码效率。实验结果表明,与固定宏块数的Slice划分算法相比,该算法能更有效地提高并行加速比。 展开更多

关键词 多核 并行编码 Slice划分 H.264标准

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卷积码纠错法在校园多媒体广播系统中的应用

18

作者 田备 《电声技术》 北大核心 2001年第12期58-58,共1页

论述了校园多媒体广播系统中数据通信的又一差错纠错方法———卷积码,其编码器和大数逻辑译码器较简单,纠错性能更好。

关键词 卷积码纠错法 多媒体广播系统 校园 计算机网络

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比特并行Reed-Solomon编码器的设计 被引量：4

19

作者 于伟 李文 鞠德航 《中国空间科学技术》 EI CSCD 北大核心 1999年第2期66-71,共6页

研究高速ＲＳ码编码器设计问题。给出了最优对偶基的计算方法，研究了用对偶基下的ｂｉｔ－ｐａｒａｌｅｌ乘法器构成ＲＳ码系统码编码器。编码器可以达到较高的吞吐率。

关键词 乘法器 并行计算 编码器 RS码 设计

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以太网数据转发约束的高速LDPC码设计 被引量：1

20

作者 李霈霈 周志刚 那美丽 《电子设计工程》 2016年第22期1-4,共4页

为了灵活支持多种高速以太网接口，将低密度奇偶校验（LDPC）编码运用在以太网数据转发，取消传统数据包解码，提出了LDPC并行编码架构。在考虑1G到100G以太网物理层编码码字长度约束的基础上，分别设计了针对1G、10G、100G接口中最大... 为了灵活支持多种高速以太网接口，将低密度奇偶校验（LDPC）编码运用在以太网数据转发，取消传统数据包解码，提出了LDPC并行编码架构。在考虑1G到100G以太网物理层编码码字长度约束的基础上，分别设计了针对1G、10G、100G接口中最大通道速率的LDPC（192，120），LDPC（594，462），LDPC（1188，990）码字，实现了信道编码处理的低时延。仿真结果表明，构造的准循环LDPC码误码性能优，系统的处理时延小（考虑了编码时延和译码时延）。LDPC编码时延在0.58-1.17 μs之间，译码时延在3.20-4.26 μs之间，可以满足不同以太网接口的最大通道编译速率。 展开更多

关键词 以太网接口 数据转发 并行编码架构 编码时延 译码时延

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