期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到3篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
FPGA上实现CRC16纠错编码并行计算的探讨 被引量：4
1
作者 宁平 《计算机工程与科学》 CSCD 北大核心 2014年第6期1023-1027,共5页
针对以往效率较低的串行计算CRC16CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法。在Quartus II下使用Verilog HDL实现了该算法并进行了仿真,使用Nios II自定义指令分析了采用并行算法对串行算法的性能改... 针对以往效率较低的串行计算CRC16CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法。在Quartus II下使用Verilog HDL实现了该算法并进行了仿真,使用Nios II自定义指令分析了采用并行算法对串行算法的性能改进。最后,通过多级流水线技术对基本并行电路进行改进和仿真,揭示了利用流水线技术提高存在反馈结构的逻辑电路Fmax存在的问题,并提出了应对的方法。仿真的结果表明,采用改进后的多级流水线电路可以大幅提高并行计算电路Fmax,进而提升CRC16CCITT校验码计算的效率。 展开更多
关键词 流水线 并行计算 CRC16 CCITT校验 最高时钟频率
下载PDF
高速双模前置分频器的速度优化设计 被引量：1
2
作者 邝小飞 《半导体技术》 CAS CSCD 北大核心 2002年第10期38-42,共5页
给出了一种新的高速动态有比CMOS　D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、... 给出了一种新的高速动态有比CMOS　D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。 展开更多
关键词 高速双模 前置分频器 速度优化设计 最高时钟频率 CMOS电路设计 锁相环 频率合成器
下载PDF
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
3
作者 易清明 符清杆 +2 位作者 石敏 骆爱文 陈嘉文 《电子科技大学学报》 EI CAS CSCD 北大核心 2021年第3期368-374,共7页
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运... 针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。 展开更多
关键词 Karatsuba算法 乘法运算 最大运行时钟频率 单精度浮点乘法器 Vedic算法
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部