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高速数字电路布局与布线优化算法分析
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作者 杨保书 马晓锋 +1 位作者 徐尚军 马选林 《集成电路应用》 2024年第5期114-115,共2页
阐述一种综合考虑高速数字电路布局和布线的优化算法,该算法基于先进的启发式搜索技术,采用创新的优化策略。实验结果表明,在减小信号传输延迟的同时,能够显著降低功耗和减小布局面积。
关键词 高速数字电路 布局布线 优化算法 信号传输延迟
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基于Sigrity在SDIO板级信号完整性仿真分析与优化 被引量:4
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作者 王楚哲 苏成悦 +3 位作者 李增 陈洪极 吴艳杰 李红涛 《计算机测量与控制》 2022年第3期204-210,221,共8页
随着高集成度集成电路与高速板级印制电路的发展,板间通信频率已经达到GHz水平,传统板级电路设计方案已经无法普及到更高频率的电路设计;针对高速SDIO总线在板级的设计,基于Cadence Sigrity平台的信号完整性仿真,提出了一种针对SDIO总... 随着高集成度集成电路与高速板级印制电路的发展,板间通信频率已经达到GHz水平,传统板级电路设计方案已经无法普及到更高频率的电路设计;针对高速SDIO总线在板级的设计,基于Cadence Sigrity平台的信号完整性仿真,提出了一种针对SDIO总线的高速信号仿真方法,该方法对SDIO总线有较高的仿真参考意义,通过海思Hi3516EV200嵌入式平台的板级电路设计与仿真优化,对层叠结构、层叠顺序、走线长度、地过孔、过孔数目实验仿真,优化PCB设计,对S参数与时域图进行研究与分析,提出了一种SDIO总线的电路走线设计参考方法,通过理论分析与仿真实验论证了该方案的可行性与实用价值,填补了信号完整性仿真分析中对SDIO总线设计的空白。 展开更多
关键词 SDIO总线 信号完整性 Cadence Sigrity 高速数字电路 拓扑结构
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建立高速数字I/O缓冲器宏模型的模糊逻辑方法 被引量:3
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作者 沈建国 郭裕顺 刘公致 《电路与系统学报》 CSCD 北大核心 2010年第3期48-53,共6页
如何构造精确有效的数字电路I/O缓冲器宏模型用于系统级的仿真,是高速电路信号完整性分析中的重要问题。本文提出了一种基于模糊逻辑,对数字电路的I/O缓冲器瞬态行为建模的方法。采用一阶Sugeno模糊系统,用平均分割法生成初始模型,再通... 如何构造精确有效的数字电路I/O缓冲器宏模型用于系统级的仿真,是高速电路信号完整性分析中的重要问题。本文提出了一种基于模糊逻辑,对数字电路的I/O缓冲器瞬态行为建模的方法。采用一阶Sugeno模糊系统,用平均分割法生成初始模型,再通过BP-最小二乘混合学习算法消除误差。模型可综合成SPICE环境下的子电路,应用十分方便。计算实例表明方法是有效的。 展开更多
关键词 高速数字I/O缓冲器 电路宏模型 信号完整性分析 模糊逻辑
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一种抑制SSN的新型宽带平面电磁带隙结构 被引量:1
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作者 王鹏 吴阳 +2 位作者 叶茂 田毅 薛茜男 《压电与声光》 CSCD 北大核心 2015年第2期324-326,共3页
随着现代高速数字电路的快速发展,同步开关噪声(SSN)问题变得越来越突出。该文提出了一种适用于高速数字电路中抑制同步开关噪声的新型宽带平面电磁带隙(EBG)结构,并用Ansoft HFSS软件对该电磁带隙结构进行数据仿真分析。仿真结果表... 随着现代高速数字电路的快速发展,同步开关噪声(SSN)问题变得越来越突出。该文提出了一种适用于高速数字电路中抑制同步开关噪声的新型宽带平面电磁带隙(EBG)结构,并用Ansoft HFSS软件对该电磁带隙结构进行数据仿真分析。仿真结果表明,在抑制深度为-30dB时,其阻带范围为0.2~5.6 GHz,与传统的L-bridge型电磁带隙结构比较,阻带下限截止频率下降了500 MHz,阻带带宽增加了1.4GHz,相对带宽增加了38.1%,且能全向抑制同步开关噪声。 展开更多
关键词 电磁带隙结构 同步开关噪声 高速数字电路 ANSOFT HFSS L-bridge
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基于线性“与或”门的新型超高速数字电路 被引量:10
5
作者 王守觉 吴训威 +1 位作者 石寅 金瓯 《电子科学学刊》 CSCD 1995年第4期337-344,共8页
本文指出了线性“与或”门与发射极功能逻辑(EFL)的联系,通过理论计算与PSPICE模拟证明了线性“与或”门的极高速工作特性和可多级级联工作能力。在对线性“与或”门所需配用的高速开关分析基础上,设计了两种ECL电路。本文还讨论了应用... 本文指出了线性“与或”门与发射极功能逻辑(EFL)的联系,通过理论计算与PSPICE模拟证明了线性“与或”门的极高速工作特性和可多级级联工作能力。在对线性“与或”门所需配用的高速开关分析基础上,设计了两种ECL电路。本文还讨论了应用线性“与或”门设计超高速数字电路的准则以及有关的组合和时序电路设计实例。 展开更多
关键词 与门 或门 数字电路 双极型 集成电路
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THE NEW SUPER-HIGH-SPEED DIGITAL CIRCUIT BASED ON LINEAR AND-OR GATES
6
作者 王守觉 石寅 +1 位作者 吴训威 金瓯 《Journal of Electronics(China)》 1995年第4期289-297,共9页
The paper reveals the relation between the linear AND-OR gate and the emitter function logic. With theoretic calculation and PSPICE simulation, the paper proves that the linear AND-OR gates can work at super-high-spee... The paper reveals the relation between the linear AND-OR gate and the emitter function logic. With theoretic calculation and PSPICE simulation, the paper proves that the linear AND-OR gates can work at super-high-speed and can be multi-cascaded. On the basis of analyzing the high-speed switch units which coordinate with linear AND-OR gates, two kinds of emitter coupled logic circuits are designed. The paper also discusses the design principles of super-high-speed digital circuits, and some examples of combinational and sequential circuits using linear AND-OR gate are given. 展开更多
关键词 LINEAR AND-OR gate Super-high-speed digital circuits DYL(Duo YUAN Logic it means MULTICELL type LOGIC circuits
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基于线性“与或”门的超高速数字电路设计
7
作者 施继红 周冬明 蔡光卉 《云南大学学报(自然科学版)》 CAS CSCD 1998年第1期37-40,共4页
利用线性“与或”门与高速ECL开关电路设计了一种JK触发器电路,并讨论了应用线性“与或”门设计超高速数字电路的准则以及有关的组合和时序电路设计实例.
关键词 逻辑电路 超高速数字电路 触发器 数字集成电路
原文传递
基于信号完整性理论的PCB仿真设计与分析研究 被引量:11
8
作者 陈伟 姚天任 +1 位作者 黄秋元 王桂琼 《武汉理工大学学报(交通科学与工程版)》 2005年第2期273-276,共4页
在分析高速数字电路设计中存在的几个主要问题的基础上,探讨了高速信号完整性所涉及到的基本理论,研究了在PCB仿真设计实际应用中通常采用的两种模型方法,即IBIS模型和SPICE模型,分析了仿真模型和建模方法.结合一个具体高速电路设计—... 在分析高速数字电路设计中存在的几个主要问题的基础上,探讨了高速信号完整性所涉及到的基本理论,研究了在PCB仿真设计实际应用中通常采用的两种模型方法,即IBIS模型和SPICE模型,分析了仿真模型和建模方法.结合一个具体高速电路设计——小型封装可热插拔式光纤收发模块(SFP)的反射仿真实例,讨论了仿真模型的建立并对仿真结果进行了分析,研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的,也是必要的. 展开更多
关键词 信号完整性 仿真设计 PCB 高速数字电路设计 高速电路设计 SPICE模型 IBIS模型 光纤收发模块 仿真模型 模型方法 建模方法 仿真结果 研究结果 插拔式 封装
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高速数字电路中的信号完整性分析 被引量:6
9
作者 莫建强 《电子测试》 2011年第9期5-9,共5页
在高速数字电路设计中,随着电子产品的不断更新换代,其系统主频变得越来越高和产品变得越来越小型化,板级互连线的信号完整性问题也越来越突出。针对高速数字电路设计中的反射和串扰等信号完整性问题,分析破坏信号完整性的原因,并提供... 在高速数字电路设计中,随着电子产品的不断更新换代,其系统主频变得越来越高和产品变得越来越小型化,板级互连线的信号完整性问题也越来越突出。针对高速数字电路设计中的反射和串扰等信号完整性问题,分析破坏信号完整性的原因,并提供改善信号完整性的方法:采用端接技术和增加敏感信号线的间距。通过采用Hyperlynx仿真工具对在SCAN25100与光模块之间的2.5Gbps的差分串行信号的电路设计进行反射和串扰等信号完整性问题的仿真,并提出利用Hyperlynx解决信号完整性问题的方法。 展开更多
关键词 高速数字电路 信号完整性仿真 反射 串扰
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基于高速数字电路的延迟线设计 被引量:2
10
作者 田洪现 杨公训 高忠伯 《测控技术》 CSCD 2005年第4期72-74,共3页
介绍了基于高速的AD、DA,以及大容量FIFO的数字延迟线硬件和软件设计方法。阐述了一种总延迟时间长、延迟步长时间短,且延迟时间控制灵活的数字延迟线设计思路和方法,同时对设计中的关键问题进行了理论阐述和推导。
关键词 数字延迟线 高速数字电路 模数转换器
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高速数字电路的信号完整性与电磁兼容性设计 被引量:6
11
作者 苏海冰 张刚 郭帅 《单片机与嵌入式系统应用》 2010年第5期14-17,共4页
在现代高速数字电路设计中,信号完整性和电磁兼容性是设计中非常重要的问题。只有很好地控制串扰、地弹、振铃、阻抗匹配、退耦等电磁兼容因素,才能设计出成功的电路。模拟电路原理在高速数字电路设计的分析和应用中发挥着很大的作用。... 在现代高速数字电路设计中,信号完整性和电磁兼容性是设计中非常重要的问题。只有很好地控制串扰、地弹、振铃、阻抗匹配、退耦等电磁兼容因素,才能设计出成功的电路。模拟电路原理在高速数字电路设计的分析和应用中发挥着很大的作用。本文较详细地解释了高速数字电路设计中上述电磁兼容问题的产生原因以及解决方法,最后给出了一个实际设计的仿真实例来说明以上现象。 展开更多
关键词 高速数字电路 信号完整性 电磁兼容性 EDA仿真
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高速数字电路信号完整性设计 被引量:3
12
作者 曲伟 刘全 《指挥控制与仿真》 2006年第3期106-116,共11页
随着电子产品日愈复杂,电路板工作频率不断提升,从而导致信号完整性问题。从工程应用角度阐述了高速电路的概念,列举了典型的信号完整性问题,如反射、串扰、电源和地噪声、定时等,提出信号完整性设计中所应遵循的设计方法,如控制走线长... 随着电子产品日愈复杂,电路板工作频率不断提升,从而导致信号完整性问题。从工程应用角度阐述了高速电路的概念,列举了典型的信号完整性问题,如反射、串扰、电源和地噪声、定时等,提出信号完整性设计中所应遵循的设计方法,如控制走线长度、特征阻抗控制与计算,仿真技术等,并讲解了真实的设计案例,具有工程应用实际参考价值。 展开更多
关键词 高速数字电路 信号完整性 特征阻抗 拓扑 端接 仿真
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基于DSP的高速数字电路设计中的信号完整性研究 被引量:4
13
作者 林建辉 李彬 高燕 《电子测量与仪器学报》 CSCD 2005年第6期31-34,54,共5页
数字信号处理芯片(DSP)是近年来迅速发展和广泛应用的高新技术,其应用领域日趋广泛,本文以TMS320VC33DSP为处理器,设计和实现了测试系统硬件平台。高速数字电路设计中一个重要的技术难题就是如何保证信号的完整性,本文就该问题展开讨论... 数字信号处理芯片(DSP)是近年来迅速发展和广泛应用的高新技术,其应用领域日趋广泛,本文以TMS320VC33DSP为处理器,设计和实现了测试系统硬件平台。高速数字电路设计中一个重要的技术难题就是如何保证信号的完整性,本文就该问题展开讨论,针对测试系统进行了信号完整性分析(SI),这对系统的抗干扰能力、可靠性的提高有很大的帮助,并对设计结果进行了仿真,证实了理论的可行性,并根据实际开发中的经验提出了在高速数字电路设计中保证信号完整性的具体措施。 展开更多
关键词 高速数字电路 信号完整性 数字信号处理器
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用修正AWE法分析高速集成电路中互连线时域响应
14
作者 杨晓平 李征帆 《上海交通大学学报》 EI CAS CSCD 北大核心 2000年第6期741-743,共3页
当用波形渐进估值 ( AWE)法分析传输线电导为很小或近似为零的情况时 ,导数不存在或难于收敛 .基于多芯片组件 ( MCM)和印刷电路板 ( PCB)中介质相对损耗很小 ,即互连线电导很小或近似为零 ,通过修正 AWE法 ,用于模拟电导 G很小或近似... 当用波形渐进估值 ( AWE)法分析传输线电导为很小或近似为零的情况时 ,导数不存在或难于收敛 .基于多芯片组件 ( MCM)和印刷电路板 ( PCB)中介质相对损耗很小 ,即互连线电导很小或近似为零 ,通过修正 AWE法 ,用于模拟电导 G很小或近似为零的有耗传输线 ,这种方法是基于对传播常数函数有理近似 ,从而得到更简单形式的频域传输线电报方程 ,然后在频域通过模式匹配、Pade有理逼近 ,得到传递函数响应 ,最后结合递归卷积运算获取节点时域响应 .应用实例表明 ,这种方法具有较高精度 ,是进行高速 MCM。 展开更多
关键词 高速数字集成电路 互连线 时域响应 修正AWE法
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一种改进部分元等效电路模型及其在互连封装分析中的应用 被引量:2
15
作者 曹毅 李征帆 毛吉峰 《上海交通大学学报》 EI CAS CSCD 北大核心 2000年第6期737-740,共4页
提出了一种改进的部分元等效电路模型 ,它以矢量磁位的积分表达式和洛仑兹规范代替了矢量磁位和标量电位的积分表达式 ,对积分方程进行展开 .避免了复杂介质结构中的电容矩阵提取 ,节省了计算时间 .同时 ,它以描述系统的改进节点法方程 ... 提出了一种改进的部分元等效电路模型 ,它以矢量磁位的积分表达式和洛仑兹规范代替了矢量磁位和标量电位的积分表达式 ,对积分方程进行展开 .避免了复杂介质结构中的电容矩阵提取 ,节省了计算时间 .同时 ,它以描述系统的改进节点法方程 ( MNA)代替了具体的等效电路 .该模型可方便地嵌入更大的系统进行分层次的综合分析 .数值计算的结果与文献值吻合较好 。 展开更多
关键词 高速数字集成电路 互连 封装 部分元等效电路
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基于数字电路系统的高速PCB信号完整性分析 被引量:1
16
作者 柴林峰 蒋留兵 +1 位作者 柳政枝 黄韬 《桂林电子科技大学学报》 2012年第2期101-104,共4页
信号缺失、信号串扰等问题要求电路板设计初期考虑信号完整性。为此,基于高速通用信号处理平台在设计中所遇到的信号完整性的阻抗匹配问题进行探讨,并对阻抗匹配进行仿真,通过调整端接匹配电阻,得出优化结果。结果表明,实验结果与实际... 信号缺失、信号串扰等问题要求电路板设计初期考虑信号完整性。为此,基于高速通用信号处理平台在设计中所遇到的信号完整性的阻抗匹配问题进行探讨,并对阻抗匹配进行仿真,通过调整端接匹配电阻,得出优化结果。结果表明,实验结果与实际情况相符合。 展开更多
关键词 信号完整性分析 高速数字电路 传输线系统 阻抗匹配
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有源馈电线性与或门的参数设置与PSpice模拟 被引量:1
17
作者 金瓯 吴训威 《固体电子学研究与进展》 CAS CSCD 北大核心 1994年第1期59-63,共5页
根据有源馈电线性与或门的电路结构,分析了它的等效模型,设置了诸电路参数,并应用PSpice4.02对10级级联的线性与或门进行了计算机模拟。结果表明,每级有源馈电线性与或门的平均传输延迟约为0.4ns,平均逻辑摆幅衰... 根据有源馈电线性与或门的电路结构,分析了它的等效模型,设置了诸电路参数,并应用PSpice4.02对10级级联的线性与或门进行了计算机模拟。结果表明,每级有源馈电线性与或门的平均传输延迟约为0.4ns,平均逻辑摆幅衰减约为0.05V,这证明了它具有超高速及可多级级联的工作特性。 展开更多
关键词 线性与或门 数字电路 计算机模拟
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高速低耗双极型电路研究
18
作者 叶幼慧 龙志琪 +3 位作者 杨扬 乐中道 厉鲁卫 陈春鸿 《浙江工学院学报》 1994年第2期1-9,共9页
本文研究了双极型电路传输延时的约束机理。用灵敏度分析法导出了ECL电路传输延时的修正公式。指出:为了提高高速数字电路的集成密度,降低单元电路的功耗是必要的。在低功耗轻负载时,ECL电路的高速特性主要取决于电路的上拉电... 本文研究了双极型电路传输延时的约束机理。用灵敏度分析法导出了ECL电路传输延时的修正公式。指出:为了提高高速数字电路的集成密度,降低单元电路的功耗是必要的。在低功耗轻负载时,ECL电路的高速特性主要取决于电路的上拉电阻及与其相关的器件电容和引线电容。功耗越低,负载电容越大,射随器级的下拉电阻和负载电容的影响越来越占主导地位。为了克服低耗问题,文中提出了一些相应对策,并给出了一种高速低耗的可行性电路结构──改进的CML(MCML)电路。用mwSPICE仿真结果表明:单门功耗为1.54mW时,平均时延可低速15.2ps,0.99mW时为17.3ps,0.49mW时为28.5ps。负载电容在8~800fF范围内时,Pd(功耗-延时)积比普通ECL电路改善2.2~3.6倍。 展开更多
关键词 数字集成电路 双极型电路
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多种触发功能的可编程高速数据采集模块
19
作者 田晓红 张凯 刘群 《单片机与嵌入式系统应用》 2011年第10期43-45,共3页
给出一种具有多种触发功能的可编程高速数据采集模块的设计方法。模块可以动态设置触发窗长度、触发点电平、触发极性和触发模式;依据触发字与存储在FIFO中的A/D转换数据比较确定触发位置,并根据设置的预触发深度实现对A/D转换数据的存... 给出一种具有多种触发功能的可编程高速数据采集模块的设计方法。模块可以动态设置触发窗长度、触发点电平、触发极性和触发模式;依据触发字与存储在FIFO中的A/D转换数据比较确定触发位置,并根据设置的预触发深度实现对A/D转换数据的存储和传输。由于触发电路采用了全数字化设计,与采用模拟电平比较器实现触发电平比较相比,无需硬件改动,可以灵活地配置触发方式,同时也降低了系统调试难度。 展开更多
关键词 高速数据采集 数字电路 触发窗 先进先出存储器
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DTECS系统高速数字电路的信号完整性仿真设计
20
作者 侯春阳 李龙 +1 位作者 张永维 石力 《机车电传动》 北大核心 2014年第4期48-52,共5页
为提高列车分布式网络控制系统的硬件可靠性,对高速数字电路的信号完整性问题进行了仿真研究。首先介绍了信号完整性仿真的方法和工具,然后通过DDR仿真实例,在波形分析、端接匹配分析、串扰分析、同步开关噪声分析等方面,详细论述了信... 为提高列车分布式网络控制系统的硬件可靠性,对高速数字电路的信号完整性问题进行了仿真研究。首先介绍了信号完整性仿真的方法和工具,然后通过DDR仿真实例,在波形分析、端接匹配分析、串扰分析、同步开关噪声分析等方面,详细论述了信号完整性的仿真策略。试验测试结果表明,测试波形信号完整性良好,仿真结果和测试结果相吻合,验证了该仿真方法的可靠性和实用性。 展开更多
关键词 信号完整性 高速数字电路 DDR 端接匹配 串扰 列车分布式网络控制系统(DTECS)
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