期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到9篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
相容类加权的扩展相容性扫描树构造算法 被引量：1
1
作者 肖剑锋 尤志强 邝继顺 《计算机工程》 CAS CSCD 北大核心 2008年第24期241-243,共3页
针对基于相容类加权的扩展相容性扫描树构造算法在生成相容类时存在的问题,对其进行3个方面的改进:选取包含X的扫描单元,选取度更小的扫描单元生成异或类,异或类再进行异或生成新的异或类。实验结果表明,该改进算法是有效的。
关键词 全扫描测试 扫描树 测试应用时间 测试数据量
下载PDF
层次型结构片上网络测试方法研究 被引量：5
2
作者 赵建武 师奕兵 王志刚 《电子测量与仪器学报》 CSCD 2009年第5期34-39,共6页
使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法... 使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。 展开更多
关键词 片上网络 层次型结构 全扫描 逻辑内建自测试 测试壳 IEEE Std.1500
下载PDF
多模卫星导航芯片的可测性设计 被引量：2
3
作者 高参 张永学 《微电子学》 CAS CSCD 北大核心 2012年第6期778-781,共4页
详细介绍了基于130nm工艺的多模卫星导航基带处理SoC芯片的可测性设计,包括边界扫描测试、存储器内建自测试和全速全扫描测试。为了提高测试效率和降低测试成本,还使用了测试压缩技术。实测结果表明,该方案的测试覆盖率最高可达到97.85%... 详细介绍了基于130nm工艺的多模卫星导航基带处理SoC芯片的可测性设计,包括边界扫描测试、存储器内建自测试和全速全扫描测试。为了提高测试效率和降低测试成本,还使用了测试压缩技术。实测结果表明,该方案的测试覆盖率最高可达到97.85%,并且实现了近20倍的测试压缩比率。提及的各种测试性设计在实际回片测试中已得到验证,可广泛应用于复杂片上系统设计,具有一定的应用参考价值。 展开更多
关键词 可测性设计 全扫描 测试压缩 SOC
下载PDF
扩展相容性多扫描树的设计 被引量：1
4
作者 刘志华 尤志强 +1 位作者 张大方 成永升 《计算机工程》 CAS CSCD 北大核心 2008年第22期234-235,238,共3页
针对实际电路具有多个扫描输入的情况,设计出一种新的具有多个扫描输入的扫描树结构,该结构能有效降低测试应用时间和平均测试功耗。实验结果表明,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%。
关键词 多扫描树 可测性设计 全扫描测试
下载PDF
同步全扫描时序电路的TVAC测试方法
5
作者 靳立运 邝继顺 王伟征 《计算机工程》 CAS CSCD 北大核心 2011年第12期268-269,272,共3页
自反馈测试方法TVAC在时序电路中的应用研究还处于起步阶段。为此,研究其在同步全扫描时序电路测试中的应用,提出2种测试结构,并对ISCAS89电路进行实验。实验结果表明,与加权伪随机方法和循环自测试方法相比,该方法可用较少测试矢量达... 自反馈测试方法TVAC在时序电路中的应用研究还处于起步阶段。为此,研究其在同步全扫描时序电路测试中的应用,提出2种测试结构,并对ISCAS89电路进行实验。实验结果表明,与加权伪随机方法和循环自测试方法相比,该方法可用较少测试矢量达到较高故障覆盖率。 展开更多
关键词 内建自测试 全扫描测试 加权随机测试 循环自测试路径 自反馈测试
下载PDF
一种基于IFDR改进的测试激励数据压缩方法 被引量：1
6
作者 尤志强 罗奇钧 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2016年第2期130-134,共5页
通过改进IFDR码,提出一种基于游程相等编码的改进FDR(ERFDR)方法.首先,该方法不仅能同时对原测试集的0游程和1游程进行编码,而且,当相邻游程相等时还可以用较短的码字来代替,从而进一步提高了压缩率.其次,还提出针对该压缩方法的测试集... 通过改进IFDR码,提出一种基于游程相等编码的改进FDR(ERFDR)方法.首先,该方法不仅能同时对原测试集的0游程和1游程进行编码,而且,当相邻游程相等时还可以用较短的码字来代替,从而进一步提高了压缩率.其次,还提出针对该压缩方法的测试集无关位填充算法,增强提出方法的压缩效果.实验结果表明,与FDR,EFDR,IFDR和ERLC相比较,本文提出的方法获得了更高的压缩率,降低了测试费用. 展开更多
关键词 全扫描测试 测试数据压缩 无关位 FDR编码
下载PDF
一种基于轮流扫描捕获的低功耗低费用BIST方法
7
作者 王伟征 邝继顺 +1 位作者 尤志强 刘鹏 《计算机研究与发展》 EI CSCD 北大核心 2012年第4期864-872,共9页
过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每... 过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS89基准电路上进行的实验表明,提出的方案不但降低约(N-1)?N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量. 展开更多
关键词 内建自测试 全扫描测试 可测性设计 低功耗测试 低成本测试 LFSR重播种
下载PDF
特大规模组合电路高速测试生成系统ATGTA-1 被引量：1
8
作者 曾芷德 《国防科技大学学报》 EI CAS CSCD 1999年第2期37-41,共5页
针对特大规模组合电路和全扫描设计电路提出了一种高速测试生成方法，并建成了相应的测试生成系统ＡＴＧＴＡ－１。该系统采用有限回溯测试模式产生方法生成测试码，采用ｎ（机器字长）个测试码并行的单故障传播方法模拟验证测试覆盖。... 针对特大规模组合电路和全扫描设计电路提出了一种高速测试生成方法，并建成了相应的测试生成系统ＡＴＧＴＡ－１。该系统采用有限回溯测试模式产生方法生成测试码，采用ｎ（机器字长）个测试码并行的单故障传播方法模拟验证测试覆盖。测试生成与故障模拟为ｎ对１紧耦合集成方式。该系统运行１０个Ｂｅｎｃｈｍａｒｋ电路，取得了低测试长度、高故障覆盖、高效率的良好效果。 展开更多
关键词 VLSI 组合电路 测试生成系统 ATGTA-1
下载PDF
特大规模组合电路测试数据产生方法研究 被引量：2
9
作者 曾芷德 《系统工程与电子技术》 EI CSCD 1999年第6期1-5,共5页
针对特大规模组合电路和全扫描设计电路提出了一种高速测试生成方法。该方法采用有限回溯测试模式产生方法生成测试码，采用ｎ（机器字长）个测试码并行的单故障传播方法模拟验证测试覆盖。测试生成与故障模拟为ｎ对１紧耦合集成方式。... 针对特大规模组合电路和全扫描设计电路提出了一种高速测试生成方法。该方法采用有限回溯测试模式产生方法生成测试码，采用ｎ（机器字长）个测试码并行的单故障传播方法模拟验证测试覆盖。测试生成与故障模拟为ｎ对１紧耦合集成方式。该方法运行１０个Ｂｅｎｃｈｍａｒｋ电路，取得了低测试长度、高故障覆盖、高效率的良好效果。 展开更多
关键词 电路可靠性 测试技术 故障模拟 VLSI 组合电路
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部