深亚微米槽栅PMOSFET结构参数对其抗热载流子效应和短沟道抑制作用的影响 被引量：1

1

作者 任红霞 郝跃 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第10期1298-1305,共8页

基于流体动力学能量输运模型 ,利用二维仿真软件 Medici对深亚微米槽栅 PMOS器件的结构参数 ,如凹槽拐角、负结深、沟道和衬底掺杂浓度对器件抗热载流子特性和短沟道效应抑制作用的影响进行了研究 .并从器件内部物理机理上对研究结果进... 基于流体动力学能量输运模型 ,利用二维仿真软件 Medici对深亚微米槽栅 PMOS器件的结构参数 ,如凹槽拐角、负结深、沟道和衬底掺杂浓度对器件抗热载流子特性和短沟道效应抑制作用的影响进行了研究 .并从器件内部物理机理上对研究结果进行了解释 .研究发现 ,随着凹槽拐角、负结深的增大和沟道杂质浓度的提高 ,器件的抗热载流子能力增强 ,阈值电压升高 ,对短沟道效应的抑制作用增强 .而随着衬底掺杂浓度的提高 ,虽然器件的短沟道抑制能力增强 。 展开更多

关键词 深亚微米 槽栅PMOSFET 热载流子效应 短沟道效应 结构参数 场效应晶体管

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深亚微米槽栅PMOSFET短沟道效应的模拟研究

2

作者 任红霞 马晓华 郝跃 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第2期149-152,共4页

基于流体动力学能量输运模型 ,首先研究了槽栅器件对短沟道效应的抑制作用 ,接着研究了不同衬底和沟道杂质浓度的深亚微米槽栅PMOSFET对短沟道效应抑制的影响 ,同时与相应平面器件的特性进行了对比 .研究结果表明 ,槽栅器件在深亚微米... 基于流体动力学能量输运模型 ,首先研究了槽栅器件对短沟道效应的抑制作用 ,接着研究了不同衬底和沟道杂质浓度的深亚微米槽栅PMOSFET对短沟道效应抑制的影响 ,同时与相应平面器件的特性进行了对比 .研究结果表明 ,槽栅器件在深亚微米和超深亚微米区域能够很好地抑制短沟道效应 ,且随着衬底和沟道掺杂浓度的升高 ,阈值电压升高 ,对短沟道效应的抑制作用增强 ,但槽栅器件阈值电压变化较平面器件小 .最后从内部物理机制上对研究结果进行了分析和解释 . 展开更多

关键词 深亚微米 槽栅PMOSFET 短沟道效应 场效应晶体管

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深亚微米CMOS IC全芯片ESD保护技术 被引量：4

3

作者 臧佳锋 薛忠杰 《电子与封装》 2005年第6期26-30,7,共6页

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力... CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。 展开更多

关键词 深亚微米 CMOS ESD LVTSCR STFOD 全芯片

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底层相关的VLSI高层次设计策略 被引量：2

4

作者 边计年 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2000年第11期827-829,共3页

在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次... 在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次设计策略 ,将影响性能的底层参数和信息引入高层次设计中 。 展开更多

关键词 VLSI 时处驱动 CAD 高层次设计 工艺映射

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衬底掺杂浓度对深亚微米槽栅PMOSFET特性影响 被引量：1

5

作者 任红霞 郝跃 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2001年第2期158-162,共5页

基于流体动力学能量输运模型 ,利用二维器件仿真软件MEDICI,对衬底掺杂浓度不同的深亚微米槽栅PMOSFET特性进行了研究 ,并与相应平面器件的特性进行了对比 .研究发现 ,随着衬底掺杂浓度的提高 ,与平面器件相同 ,槽栅器件的阈值电压提高 ... 基于流体动力学能量输运模型 ,利用二维器件仿真软件MEDICI,对衬底掺杂浓度不同的深亚微米槽栅PMOSFET特性进行了研究 ,并与相应平面器件的特性进行了对比 .研究发现 ,随着衬底掺杂浓度的提高 ,与平面器件相同 ,槽栅器件的阈值电压提高 ,漏极驱动能力降低 ,抗热载流子能力急剧退化 ;但与平面器件相比 ,槽栅器件的阈值电压受衬底杂质浓度影响较小 ; 展开更多

关键词 场效应晶体管 深亚微米槽栅 PMOSFET 衬底杂质浓度 热载流子特性

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单原子层沉积原理及其应用 被引量：13

6

作者 吴宜勇 李邦盛 王春青 《电子工业专用设备》 2005年第6期6-10,17,共6页

传统的薄膜材料制造方法已不能满足未来元器件和集成电路制造的要求,原子层沉积技术由于具有精确的厚度控制、沉积厚度均匀性和一致性等特点,已成为解决微电子制造相关超薄膜材料制造问题的主要解决方法之一,也将成为新的纳米材料和纳... 传统的薄膜材料制造方法已不能满足未来元器件和集成电路制造的要求,原子层沉积技术由于具有精确的厚度控制、沉积厚度均匀性和一致性等特点,已成为解决微电子制造相关超薄膜材料制造问题的主要解决方法之一,也将成为新的纳米材料和纳米结构的制造方法之一。综述了原子层沉积技术的原理、技术设备要求和应用。 展开更多

关键词 单原子层沉积 深亚微米器件 理论和应用

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I_(DDQ)测试全面系统化的研究 被引量：4

7

作者 雷绍充 邵志标 《国外电子测量技术》 2004年第5期2-9,共8页

基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节... 基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。 展开更多

关键词 深亚微米技术 测试图形 故障覆盖率 集成电路测试 CMOS电路 SOC 测试机 数据 生成方法 电流测量

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基于0.25μm CMOS工艺的1.8V Rail-to-Rail运算放大器 被引量：6

8

作者 翟艳 杨银堂 +1 位作者 朱樟明 王帆 《电路与系统学报》 CSCD 2004年第5期107-109,共3页

采用 TSMC 0.25μm CMOS 工艺,设计实现了一种低功耗、高增益带有恒跨导输入级的 Rail-to-Rail 运算放大器。基于 BSIM3V3 Spice 模型,采用 Hspice 对整个电路进行仿真,在 1.8V 的单电源电压工作条件下,直流开环增益达到 108.6dB,相位... 采用 TSMC 0.25μm CMOS 工艺,设计实现了一种低功耗、高增益带有恒跨导输入级的 Rail-to-Rail 运算放大器。基于 BSIM3V3 Spice 模型,采用 Hspice 对整个电路进行仿真,在 1.8V 的单电源电压工作条件下,直流开环增益达到 108.6dB,相位裕度为 57.2 度,单位增益带宽为 5MHz,功耗为 0.23mW。 展开更多

关键词 Rail—to—Rail 深亚微米 CMOS 恒跨导 运算放大器

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深亚微米CMOS电路多电源全芯片ESD技术研究 被引量：6

9

作者 杨兵 罗静 于宗光 《电子器件》 CAS 北大核心 2012年第3期258-262,共5页

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,... 深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。 展开更多

关键词 ESD 全芯片ESD 深亚微米 多电源 HBM

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凹槽深度与槽栅PMOSFET特性 被引量：5

10

作者 任红霞 郝跃 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第5期622-628,共7页

基于能量输运模型对由凹槽深度改变引起的负结深的变化对深亚微米槽栅 PMOSFET性能的影响进行了分析 ,对所得结果从器件内部物理机制上进行了讨论 ,最后与由漏源结深变化导致的负结深的改变对器件特性的影响进行了对比 .研究结果表明随... 基于能量输运模型对由凹槽深度改变引起的负结深的变化对深亚微米槽栅 PMOSFET性能的影响进行了分析 ,对所得结果从器件内部物理机制上进行了讨论 ,最后与由漏源结深变化导致的负结深的改变对器件特性的影响进行了对比 .研究结果表明随着负结深 (凹槽深度 )的增大 ,槽栅器件的阈值电压升高 ,亚阈斜率退化 ,漏极驱动能力减弱 ,器件短沟道效应的抑制更为有效 ,抗热载流子性能的提高较大 ,且器件的漏极驱动能力的退化要比改变结深小 .因此 ,改变槽深加大负结深更有利于器件性能的提高 . 展开更多

关键词 深亚微米 槽栅PMOSFET 场效应晶体管 凹槽深度

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深亚微米CMOS器件可靠性机理及模型 被引量：5

11

作者 刘富财 蔡翔 +2 位作者 罗俊 刘伦才 石建刚 《微电子学》 CAS CSCD 北大核心 2012年第2期250-254,共5页

随着CMOS集成电路特征尺寸的不断缩小,特别是在其发展到深亚微米阶段之后,CMOS器件面临着负偏置温度的不稳定性、栅氧化层经时击穿、互连系统的电迁移和热载流子注入等可靠性问题。重点对近年来研究得到的深亚微米CMOS器件可靠性机理及... 随着CMOS集成电路特征尺寸的不断缩小,特别是在其发展到深亚微米阶段之后,CMOS器件面临着负偏置温度的不稳定性、栅氧化层经时击穿、互连系统的电迁移和热载流子注入等可靠性问题。重点对近年来研究得到的深亚微米CMOS器件可靠性机理及其可靠性模型进行了总结。 展开更多

关键词 深亚微米器件 CMOS 集成电路 可靠性机理 可靠性模型

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面向工程的SoC技术及其挑战 被引量：3

12

作者 冯亚林 张蜀平 《计算机工程》 EI CAS CSCD 北大核心 2006年第23期229-231,共3页

系统集成芯片(SoC)是21世纪集成电路的发展方向,它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑,是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微... 系统集成芯片(SoC)是21世纪集成电路的发展方向,它以IP核复用技术、超深亚微米工艺技术和软硬件协同设计技术为支撑,是系统集成和微电子设计领域的一场革命。该文阐述了SoC的设计与验证、IP的开发与复用以及工程化SoC所面临的超深亚微米下的物理综合、软硬件协同设计、低功耗设计、可测性设计和可重用技术等方面的挑战。 展开更多

关键词 集成电路 系统集成芯片 知识产权核 超深亚微米 协同设计

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超深亚微米互补金属氧化物半导体器件的剂量率效应 被引量：4

13

作者 郑齐文 崔江维 +4 位作者 王汉宁 周航 余徳昭 魏莹 苏丹丹 《物理学报》 SCIE EI CAS CSCD 北大核心 2016年第7期250-255,共6页

对0.18μm互补金属氧化物半导体(CMOS)工艺的N型金属氧化物半导体场效应晶体管(NMOSFET)及静态随机存储器(SRAM)开展了不同剂量率下的电离总剂量辐照试验研究.结果表明:在相同累积剂量,SRAM的低剂量率辐照损伤要略大于高剂量率辐照的损... 对0.18μm互补金属氧化物半导体(CMOS)工艺的N型金属氧化物半导体场效应晶体管(NMOSFET)及静态随机存储器(SRAM)开展了不同剂量率下的电离总剂量辐照试验研究.结果表明:在相同累积剂量,SRAM的低剂量率辐照损伤要略大于高剂量率辐照的损伤,并且低剂量率辐照损伤要远大于高剂量率辐照加与低剂量率辐照时间相同的室温退火后的损伤.虽然NMOSFET低剂量率辐照损伤略小于高剂量率辐照损伤,但室温退火后,高剂量率辐照损伤同样要远小于低剂量率辐照损伤.研究结果表明0.18μm CMOS工艺器件的辐射损伤不是时间相关效应.利用数值模拟的方法提出了解释CMOS器件剂量率效应的理论模型. 展开更多

关键词 总剂量辐射效应 超深亚微米 金属氧化物半导体场效应晶体管 静态随机存储器

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自对准硅化物工艺研究 被引量：4

14

作者 王大海 万春明 徐秋霞 《微电子学》 CAS CSCD 北大核心 2004年第6期631-635,639,共6页

　对适用于深亚微米CMOS器件的各种自对准硅化物工艺进行了讨论,并对不同硅化物薄膜的特性进行了分析。结果表明,随着大规模集成电路特征尺寸的不断缩减及其对器件性能要求的不断提高,常规Ti和Co的自对准硅化物工艺已经不能满足器件特... 　对适用于深亚微米CMOS器件的各种自对准硅化物工艺进行了讨论,并对不同硅化物薄膜的特性进行了分析。结果表明,随着大规模集成电路特征尺寸的不断缩减及其对器件性能要求的不断提高,常规Ti和Co的自对准硅化物工艺已经不能满足器件特征尺寸进一步缩小的需要;Ni的自对准硅化物工艺可以很好地满足超深亚微米及纳米器件对硅化物的需求。 展开更多

关键词 超深亚微米 CMOS器件 自对准硅化物 纳米器件 Ni自对准硅化物

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深亚微米工艺下互连线的串扰建模 被引量：3

15

作者 彭嵘 孙玲玲 《杭州电子工业学院学报》 2003年第4期28-32,共5页

深亚微米工艺下互连串扰问题成为IC设计中的"瓶颈"。在充分考虑互连线的电容耦合效应和电感耦合效应的前提下,提出了一种有效估算互连串扰噪声的方法。实验数据表明,该方法能有效估算各种工艺下的互连串扰,并能应用于不均匀... 深亚微米工艺下互连串扰问题成为IC设计中的"瓶颈"。在充分考虑互连线的电容耦合效应和电感耦合效应的前提下,提出了一种有效估算互连串扰噪声的方法。实验数据表明,该方法能有效估算各种工艺下的互连串扰,并能应用于不均匀互连线的情况,在效率和精度上达到了较好的折中。 展开更多

关键词 深亚微米工艺 互连线 串扰 IC设计 电容耦合效应 电感耦合效应

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深亚微米SOI射频LDMOS功率特性研究 被引量：3

16

作者 毕津顺 海潮和 韩郑生 《物理学报》 SCIE EI CAS CSCD 北大核心 2011年第1期772-777,共6页

提出了一种SOILDMOS大信号等效电路模型,并给出了功率增益和输入阻抗表达式.基于制备的深亚微米SOI射频LDMOS,测试了功率增益和功率附加效率.深入研究了SOILDMOS功率特性与栅长,单指宽度,工作电压和频率之间关系.栅长由0.5μm减到0.35μ... 提出了一种SOILDMOS大信号等效电路模型,并给出了功率增益和输入阻抗表达式.基于制备的深亚微米SOI射频LDMOS,测试了功率增益和功率附加效率.深入研究了SOILDMOS功率特性与栅长,单指宽度,工作电压和频率之间关系.栅长由0.5μm减到0.35μm时,小信号功率增益增加44%,功率附加效率峰值增加9%.单指宽度由20μm增加到40μm,600μm/0.5μm器件小信号功率增益降低23%,功率附加效率峰值降低9.3%.漏端电压由3V增加到5V,600μm/0.35μm器件小信号功率增益增加13%,功率附加效率峰值增加5.5%.频率由2.5GHz提高到3.0GHz,射频功率SOILDMOS小信号功率增益降低15%,功率附加效率峰值降低4.5%. 展开更多

关键词 SOI射频LDMOS 深亚微米 功率增益 功率附加效率

原文传递

数字集成电路设计中的低功耗分析 被引量：3

17

作者 李俊 《肇庆学院学报》 2009年第5期51-53,共3页

集成电路设计中的功耗问题已经成为与性能、面积同等重要的关键性问题,特别是对于便携设备和深亚微米技术下的集成电路设计更为重要.详细论述了低功耗的设计特点和功耗来源,特别说明了90 nm工艺下静态功耗的重要性.

关键词 低功耗 深亚微米技术 集成电路

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超深亚微米CMOS工艺参数波动的测量电路 被引量：2

18

作者 杨媛 高勇 余宁梅 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2006年第9期1686-1689,共4页

分析了超深亚微米工艺参数波动对电路的影响;采用“放大”的思路设计了简单的用于测量超深亚微米工艺门延迟、动态功耗、静态功耗及其波动的电路,并提出了一种用于测量门延迟波动特性曲线的新型电路,该电路采用较短的反相器链可以得到... 分析了超深亚微米工艺参数波动对电路的影响;采用“放大”的思路设计了简单的用于测量超深亚微米工艺门延迟、动态功耗、静态功耗及其波动的电路,并提出了一种用于测量门延迟波动特性曲线的新型电路,该电路采用较短的反相器链可以得到超深亚微米工艺下门延迟波动特性曲线.电路在90nmCMOS工艺下进行了流片制作,得到了90nmCMOS工艺下的单位门延迟波动特性曲线.测得延迟的波动范围为78.6%,动态功耗的波动范围为94.0%,漏电流功耗的波动范围为19.5倍,其中以漏电流功耗的波动性最为严重. 展开更多

关键词 超深亚微米 门延迟 动态功耗 漏电流功耗

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温度对数字电路中单粒子瞬态脉冲的影响 被引量：3

19

作者 梁斌 陈书明 刘必慰 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第7期1407-1411,共5页

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV.cm2/mg的条件下,当温度从-55℃升高到125℃时,DSET脉冲宽度约增加了58.8%.

关键词 混合模拟 DSET 超深亚微米 辐射

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BARC工艺在亚微米光刻中的应用 被引量：2

20

作者 顾志光 孙钧 +1 位作者 郑国祥 龚大卫 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第4期545-548,558,共5页

在表面强反射膜-多晶硅上进行亚微米光刻时,采用有机BARC(BottomAnti-ReflectiveCoating)工艺,降低了晶片表面的台阶高度,并有效地抑制了驻波效应,获得良好的光刻图形,从而使产品良率提高了6%～7%。

关键词 驻波效应 抗反射膜 亚微米 深亚微米光刻

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