FPGA进位链实现TDC的若干关键技术问题 被引量：7

1

作者 刘音华 刘正阳 +1 位作者 刘琼瑶 李孝辉 《电子测量技术》 2018年第14期122-127,共6页

FPGA实现高精度时间数字转换器（TDC）的关键点是底层硬件资源中具有数量大、延时小且稳定的延迟单元。FPGA中的加法进位链因其特殊的结构满足实现TDC的基本要求,但也存在一些关键技术问题需要解决,主要包括连续进位链的实现和固化、进... FPGA实现高精度时间数字转换器（TDC）的关键点是底层硬件资源中具有数量大、延时小且稳定的延迟单元。FPGA中的加法进位链因其特殊的结构满足实现TDC的基本要求,但也存在一些关键技术问题需要解决,主要包括连续进位链的实现和固化、进位链的在线校准、系统偏差校准等。针对上述关键问题,逐一进行研究,提出切实可行的解决方法,在Altera Cyclone IV和Arria V系列FPGA器件上分别进行实测验证。验证结果表明,所提方法在目前Altera的主流器件上具有一定的通用性,能够有效解决进位链实现TDC的上述关键问题,实现了量程为1s的优于83ps测量精度的时间间隔测量系统。 展开更多

关键词 时间数字转换器(TDC) 细测量 FPGA 进位链 校准

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Complex multiplier suited for FPGA structure

2

作者 Keiichi Satoh Jubee Tad +1 位作者 Yasutaka Tamura Gensuke Goto 《通讯和计算机（中英文版）》 2009年第12期55-62,共8页

关键词 FPGA 乘数 WALLACE树 结构 有效利用 路径延迟 合成电路 现场可编程

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一种基于扩展查询表的可编程逻辑单元 被引量：3

3

作者 郭斌林 童家榕 《计算机学报》 EI CSCD 北大核心 2003年第10期1372-1378,共7页

　通过把 3输入查询表 ,展开为 7输入扩展查询表 ,提出了一种基于扩展查询表的可编程逻辑单元新结构 .通过对扩展查询表进行功能扩展和优化 ,并加入专用快速进位链、专用级联链等功能 ,使得该结构不仅可实现任意3输入 ,部分 4～ 7输入函... 　通过把 3输入查询表 ,展开为 7输入扩展查询表 ,提出了一种基于扩展查询表的可编程逻辑单元新结构 .通过对扩展查询表进行功能扩展和优化 ,并加入专用快速进位链、专用级联链等功能 ,使得该结构不仅可实现任意3输入 ,部分 4～ 7输入函数 ,而且也能实现快速的算术及高扇入的逻辑 .整个单元组合部分的元件开销小于一个 4输入的查询表 .与相关商用FPGA单元结构进行的比较表明 ,该文提出的单元结构不仅占用的芯片面积较小 ,而且在速度和逻辑实现的能力上都有较大的优势 . 展开更多

关键词 FPGA 可编程逻辑单元 扩展查询表 可编程逻辑器件

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高精度多路脉冲延时技术 被引量：7

4

作者 潘昭浩 张政权 +1 位作者 刘庆想 王廷轩 《强激光与粒子束》 CAS CSCD 北大核心 2021年第10期120-125,共6页

针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,设计了一款基于ZYNQ-7000So C平台的全数字多路脉冲延时系统。介绍了该系统各功能模块,并重点从时间数字转换器(TDC)、多路脉冲输出及ARM核控制三个模块进行分析设计。详细... 针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,设计了一款基于ZYNQ-7000So C平台的全数字多路脉冲延时系统。介绍了该系统各功能模块,并重点从时间数字转换器(TDC)、多路脉冲输出及ARM核控制三个模块进行分析设计。详细阐述了TDC模块抽头延时法原理及高精度进位链的构造;采用粗延时和细延时结合设计多路脉冲输出模块,有效提高信号的延时精度和范围,且模块化设计提高了通道数目的可扩展性;阐述ARM核控制流程,实现了响应快、稳定性高的控制。最后对系统进行了仿真验证,固化后在器件上进行了实测。实验结果表明,系统能够对外部触发信号实现多路延时输出,信号脉冲宽度1200 ns,幅值1.8 V,延时步进1 ns,延时调节范围0~4.29 s,输出误差低于1 ns。 展开更多

关键词 同步触发 多路脉冲延时系统 片上系统 进位链 时间数字转换器

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一种基于FPGA的高精度单周期TDC设计 被引量：7

5

作者 祁迹 邓智 刘以农 《核电子学与探测技术》 CAS CSCD 北大核心 2011年第4期378-381,385,共5页

设计了一种基于FPGA的高精度TDC,通过延迟链插值和多沿采样等方法,达到与全定制专用集成电路相同的时间精度,实测结果好于9 ps。采用多路选择器阵列和加法器构造的编码器将转换死时间降低到1个时钟周期。设计还使用了自校准的机制,增加... 设计了一种基于FPGA的高精度TDC,通过延迟链插值和多沿采样等方法,达到与全定制专用集成电路相同的时间精度,实测结果好于9 ps。采用多路选择器阵列和加法器构造的编码器将转换死时间降低到1个时钟周期。设计还使用了自校准的机制,增加了可移植性,可广泛应用于粒子飞行时间探测、核医学影像等领域。 展开更多

关键词 TDC 时间测量 FPGA 进位链 WAVE UNION

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基于FPGA的时间间隔测量设计与实现 被引量：7

6

作者 魏煜秦 孔洁 +6 位作者 杨海波 赵红赟 千奕 佘乾顺 陈金达 李良辉 苏弘 《原子能科学技术》 EI CAS CSCD 北大核心 2017年第10期1893-1897,共5页

本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wa... 本文主要介绍了一种基于FPGA的高精度时间-数字转换器(TDC)。该TDC在设计上采用了粗计数与细时间测量相结合的技术。粗计数通过高性能的二进制计数器实现,细时间测量利用FPGA的快速进位链实现时间内插。为了改善测量分辨,在设计中借助Wave-Union方法对超大码宽进行了分割。为检验TDC的性能,对其进行了多项测试,获得较好的测试结果。该TDC在大于200ms的动态范围内的时间分辨率小于50ps。微分非线性(DNL)的范围为-1~1.5LSB,积分非线性(INL)的范围为-1.5~1.5LSB。该TDC将应用于In-beam PET影像装置中的飞行时间测量。 展开更多

关键词 时间-数字转换器 FPGA 进位链 Wave-Union

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基于进位链的多通道时间数字转换器 被引量：4

7

作者 潘维斌 龚光华 李荐民 《清华大学学报（自然科学版）》 EI CAS CSCD 北大核心 2013年第10期1391-1396,共6页

时间数字化技术广泛应用于现代大型物理实验和核医学仪器等领域。该文介绍了基于现场可编程门阵列(FPGA)进位链结构的时间数字转换器(TDC)的设计,研究了器件进位链结构、内核电压和环境温度对TDC精度的影响,并设计了独立的自标定机制。... 时间数字化技术广泛应用于现代大型物理实验和核医学仪器等领域。该文介绍了基于现场可编程门阵列(FPGA)进位链结构的时间数字转换器(TDC)的设计,研究了器件进位链结构、内核电压和环境温度对TDC精度的影响,并设计了独立的自标定机制。使用该方法在低成本的Cyclone II系列FPGA上实现了32通道时间数字转换模块。测试结果表明:各通道TDC的性能一致,达到了25ps(均方根)的测量精度,信号周期和脉宽的测量精度分别好于35ps和45ps。该设计具有高密度、高精度和低成本的特点,可以满足大多数时间测量应用需求。 展开更多

关键词 时间数字转换器 进位链 现场可编程门阵列(FPGA)

原文传递

基于FPGA精细延迟单元的TDC算法设计 被引量：4

8

作者 彭正枫 王元庆 《光电子技术》 CAS 2015年第3期165-169,共5页

根据多通道激光三维雷达系统的需要,解决每一通道的内光路触发脉冲与系统测量时钟之间延时量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY的TDC算法设计,这种结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足系统... 根据多通道激光三维雷达系统的需要,解决每一通道的内光路触发脉冲与系统测量时钟之间延时量的技术问题,提出了一种基于FPGA精细延迟单元IODELAY的TDC算法设计,这种结构的TDC不受限于环境温度的变化,时间分辨率达到了78ps,充分满足系统测量精度的需求,在多通道激光三维雷达中有很高的应用价值。 展开更多

关键词 时间数字计数器 进位链 延迟抽头 时间分辨率

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FPGA进位链64通道时间数字转换器设计 被引量：2

9

作者 马毅超 李煜 +2 位作者 李贞杰 李秋菊 蒋俊国 《核电子学与探测技术》 CAS 北大核心 2020年第6期916-921,共6页

使用Xilink XC7K325TFBG676设计一种用于高能辐射光源(HEPS)APD探测器的64通道TDC。采用“粗计数”+“细测量”相结合的方法;通过Carry4构造64条抽头延时链,完成64通道的时间内插;采用两级触发器锁存结构降低亚稳态发生的概率;千兆以太... 使用Xilink XC7K325TFBG676设计一种用于高能辐射光源(HEPS)APD探测器的64通道TDC。采用“粗计数”+“细测量”相结合的方法;通过Carry4构造64条抽头延时链,完成64通道的时间内插;采用两级触发器锁存结构降低亚稳态发生的概率;千兆以太网进行数据传输。实验结果表明:64通道TDC的最小时间分辨为49 ps,死时间为8 ns,时间测量精度为46.77 ps,微分非线性在[-0.1,0.12]lsb之间,积分非线性在[-0.1,0.31]lsb之间。 展开更多

关键词 同步辐射时间分辨 探测器 64通道 carry4 TDC FPGA

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对加法器CCS进位链的改进 被引量：1

10

作者 吴珂 甘学温 赵宝瑛 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2006年第3期371-374,共4页

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延... 介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。 展开更多

关键词 进位链 加法器 CCS CSS 传输延迟时间

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一种基于FPGA进位延迟链的IGBT栅极电压米勒时延的高精度测量方法研究 被引量：2

11

作者 方化潮 郑利兵 +2 位作者 方光荣 韩立 王春雷 《电工电能新技术》 CSCD 北大核心 2015年第11期75-80,共6页

IGBT栅极电压的米勒平台时延与结温有着密切的关系,是IGBT失效的一种重要表征量,因此精确测量IGBT栅极电压米勒时延对于IGBT模块的失效监测有着重要的意义,基于此本文设计了完整的米勒时延测量系统。首先设计实现了栅极电压米勒平台的... IGBT栅极电压的米勒平台时延与结温有着密切的关系,是IGBT失效的一种重要表征量,因此精确测量IGBT栅极电压米勒时延对于IGBT模块的失效监测有着重要的意义,基于此本文设计了完整的米勒时延测量系统。首先设计实现了栅极电压米勒平台的微分提取电路,将米勒平台转换为数字双脉冲,然后研究了利用FPGA内部特殊结构——进位连线组成时间内插延迟链,实现了高精度的时间内插测量。经实验验证,本文所设计的系统能够实现米勒时延亚纳秒级测量精度,为进一步定量探索IGBT模块失效与米勒时延的关系提供了保障。 展开更多

关键词 IGBT 栅极电压 米勒平台 FPGA 进位链 延迟线

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基于FPGA进位链的铯光泵磁力仪频率测量方法 被引量：2

12

作者 林桐 刘辉 +1 位作者 纪奕才 方广有 《电子测量技术》 2016年第9期102-107,共6页

铯光泵磁力仪输出拉莫尔频率,需要通过频率测量换算得到磁场值,频率测量的精度直接关系到磁测结果的准确性。提出了一种基于FPGA进位链的铯光泵磁力仪频率测量方法。首先采用加法器将FPGA中的专用进位连线资源级联成进位链,然后基于时... 铯光泵磁力仪输出拉莫尔频率,需要通过频率测量换算得到磁场值,频率测量的精度直接关系到磁测结果的准确性。提出了一种基于FPGA进位链的铯光泵磁力仪频率测量方法。首先采用加法器将FPGA中的专用进位连线资源级联成进位链,然后基于时间内插的原理实现对拉莫尔频率的测量。与其他频率测量方法相比,该方法只需要FPGA编程即可实现,不需要额外的硬件消耗。对原理样机的测试结果表明,系统可行性好,测量精度高,以低成本、高灵活性的方式实现了铯光泵磁力仪的频率测量。 展开更多

关键词 铯光泵磁力仪 频率测量 进位链 时间内插 FPGA

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应用于UTC(NTSC)远程复现终端中的时间间隔计数器的设计与验证 被引量：2

13

作者 刘琼瑶 刘音华 +1 位作者 刘正阳 李孝辉 《时间频率学报》 CSCD 2019年第1期26-32,共7页

在UTC(NTSC)远程复现终端中,时间间隔计数器的分辨率和测量精度直接影响着最后的复现精度,为更准确地将我国标准时间UTC(NTSC)传递给用户,不仅要寻求性能更高的授时手段,时间间隔计数器的设计也尤为重要。介绍了一种基于无间隙卫星共视... 在UTC(NTSC)远程复现终端中,时间间隔计数器的分辨率和测量精度直接影响着最后的复现精度,为更准确地将我国标准时间UTC(NTSC)传递给用户,不仅要寻求性能更高的授时手段,时间间隔计数器的设计也尤为重要。介绍了一种基于无间隙卫星共视的UTC(NTSC)远程复现系统及其核心部分——时间间隔计数器的设计与验证。时间间隔计数器基于FPGA(field-programmable gate array)加法进位链设计,实验验证其测量误差小于100ps,对UTC(NTSC)远程复现终端的复现误差贡献小于1%,满足UTC(NTSC)远程复现终端对时间间隔计数器的应用需求。 展开更多

关键词 时间复现 卫星共视 时间间隔计数器 现场可编程门阵列 进位链

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一种进位链TDC的实现及其抽头方式研究 被引量：1

14

作者 李海涛 李斌康 +2 位作者 田耕 阮林波 吕宗璟 《电子技术应用》 2022年第4期53-56,61,共5页

采用Xilinx公司的Kintex-7内部的进位链,实现了时间数字转换器(Time to Digital Converter,TDC)。采用码密度校准方法 对TDC进行逐位校准,标定了TDC的码宽。码密度校准过程中发现,不同的进位链抽头位置会导致TDC的码宽不同、非线性不同... 采用Xilinx公司的Kintex-7内部的进位链,实现了时间数字转换器(Time to Digital Converter,TDC)。采用码密度校准方法 对TDC进行逐位校准,标定了TDC的码宽。码密度校准过程中发现,不同的进位链抽头位置会导致TDC的码宽不同、非线性不同,研究了2抽头、 4抽头方式下的TDC的码宽和非线性,在“0tap+3tap”的2抽头方式下,TDC可以获得较好的线性,时间分辨率为25 ps(对应最低有效位(Least Significant Bit,LSB)),微分非线性范围为-0.84~3.1 LSB,积分非线性范围为-5.2~2.2 LSB。 展开更多

关键词 进位链 时间数字转换器 码密度校准 抽头方式 温度计码 冒泡现象 非线性

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具有高资源利用率特征的改进型查找表电路结构与优化方法 被引量：2

15

作者 高丽江 杨海钢 +3 位作者 李威 郝亚男 刘长龙 石彩霞 《电子与信息学报》 EI CSCD 北大核心 2019年第10期2382-2388,共7页

该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提... 该文着重研究了FPGA芯片中核心模块基本可编程逻辑单元(BLE)的电路结构与优化设计方法,针对传统4输入查找表(LUT)进行逻辑操作和算术运算时资源利用率低的问题,提出一种融合多路选择器的改进型LUT结构,该结构具有更高面积利用率;同时提出一种对映射后网表进行统计的评估优化方法,可以对综合映射后网表进行重新组合,通过预装箱产生优化后网表;最后,对所提结构进行了实验评估和验证。结果表明:与Intel公司Stratix系列FPGA相比,采用该文所提优化结构,在MCNC电路集和VTR电路集下,资源利用率平均分别提高了10.428%和10.433%,有效提升了FPGA的逻辑效能。 展开更多

关键词 基本可编程逻辑单元 查找表 进位链 映射 装箱

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基于进位链优化方法的高速NCO设计 被引量：2

16

作者 杨豪 颜青 马舜尧 《无线电工程》 2014年第1期72-74,80,共4页

采用FPGA芯片进行数字信号处理时常需要数控振荡器(Numeric Control Oscillator,NCO)产生各种不同频率的时钟,然而随着工程中对NCO的工作频率需求的提高,实现NCO的加法器将会有过长的进位链,这样就限制了加法器的运行频率不能过高。为... 采用FPGA芯片进行数字信号处理时常需要数控振荡器(Numeric Control Oscillator,NCO)产生各种不同频率的时钟,然而随着工程中对NCO的工作频率需求的提高,实现NCO的加法器将会有过长的进位链,这样就限制了加法器的运行频率不能过高。为了解决这一限制与需求的矛盾,采用一种基于预进位链优化的改进方法。经过对无预进位NCO、一级预进位NCO和二级预进位NCO的时序分析和实测数据进行对比,结果表明这种方法产生的NCO频率指标满足设计要求,可以将NCO的工作频率提高70.53%。 展开更多

关键词 NCO 进位链 传输延迟时间 FPGA

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皮秒级多脉冲时间间隔大量程时间测量系统设计 被引量：1

17

作者 刘琛昊 金革 《电子技术应用》 2022年第10期108-112,共5页

时间测量技术在激光测距、粒子鉴别、放射性核医学工程等领域中都有重要应用。本设计采用基于Altera公司的FPGA EP3C55F484C6结合时间内插技术来实现较高精度的时间数字转换器(Time-to-Digital Converter,TDC)。通过结合上位机,实现单... 时间测量技术在激光测距、粒子鉴别、放射性核医学工程等领域中都有重要应用。本设计采用基于Altera公司的FPGA EP3C55F484C6结合时间内插技术来实现较高精度的时间数字转换器(Time-to-Digital Converter,TDC)。通过结合上位机,实现单次测量一个Start脉冲对应的多个Stop脉冲的个数可调,可以解决一次测量中有多个待测目标时需反复多次测量的问题。经过测试,设计分辨率可以达到90.08 ps,测量精度可以达到33.54 ps,积分非线性INL范围是(-0.34 LSB~+0.27 LSB),微分非线性DNL范围是(-0.28 LSB~+0.31 LSB)。 展开更多

关键词 时间数字转换器 现场可编程门阵列 多脉冲测量 进位链

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一种高速浮点加法器的设计实现 被引量：1

18

作者 唐世庆 尹勇生 刘聪 《微电子学与计算机》 CSCD 北大核心 2003年第8期163-166,共4页

浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与... 浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能。目前已经嵌入协处理器的设计中,并且流片测试成功。 展开更多

关键词 高速浮点加法器 设计 协处理器 运算部件 进位链

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基于FPGA的TDC测量中占用资源的研究

19

作者 张雄林 王文俊 柏森洋 《机电产品开发与创新》 2022年第6期107-109,共3页

在对时间间隔进行高精度测量的方法中,设计基于现场变成逻辑门阵列(FPGA)的时间数字转换器是最常见的。本文讨论基于FPGA的TDC设计,设计方法采用将系统分为“粗”测量模块和“细”测量模块的方式。“粗”测量模块的原理是运用直接计数法... 在对时间间隔进行高精度测量的方法中,设计基于现场变成逻辑门阵列(FPGA)的时间数字转换器是最常见的。本文讨论基于FPGA的TDC设计,设计方法采用将系统分为“粗”测量模块和“细”测量模块的方式。“粗”测量模块的原理是运用直接计数法,“细”测量模块巧妙运用了FPGA内部的快速加法进位链并结合内插法实现。设计基于实际项目需要主要解决TDC在FPGA中占用资源量过大,导致资源分配困难的问题,通过改进进位链的信号传输方式结合程序设计实现。 展开更多

关键词 时间数字转换器 现场可编程逻辑门阵列 进位链

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一种基于重传功能的新型FIFO设计 被引量：1

20

作者 许建峰 姚浩 +1 位作者 唐亮 周全宇 《江苏科技信息》 2016年第2期47-49,共3页

基于PCIe总线的数据传输由于数据堵塞会出现上位机没有正确接收数据的情况,而此时缓存在FIFO中的数据已经发出,这样就会造成数据的丢失。文章设计了一种带有自动重发功能的异步FIFO,可以对没有接收到的数据进行重发。同时,此FIFO利用格... 基于PCIe总线的数据传输由于数据堵塞会出现上位机没有正确接收数据的情况,而此时缓存在FIFO中的数据已经发出,这样就会造成数据的丢失。文章设计了一种带有自动重发功能的异步FIFO,可以对没有接收到的数据进行重发。同时,此FIFO利用格雷码减少了亚稳态出现的可能性,保证数据正确传输。改进的异步FIFO利用专用的布线资源"进位链"实现组合逻辑运算,节省了逻辑资源,使电路速度得到了一定程度的提高。 展开更多

关键词 异步FIFO 格雷码 进位链 重传

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