CRC编码算法研究与实现 被引量：30

1

作者 李宥谋 房鼎益 《西北大学学报（自然科学版）》 CAS CSCD 北大核心 2006年第6期895-898,共4页

目的研究CRC编码中模2除法运算的规则,解决CRC编解码过程中的延时问题。方法对CRC编码中模2除法进行变换,得出一种无延时、简单、实用的编码算法。结果采用Verilog语言设计一个经过验证的16位无延时的CRC-16软核。结论该软核可直接应用... 目的研究CRC编码中模2除法运算的规则,解决CRC编解码过程中的延时问题。方法对CRC编码中模2除法进行变换,得出一种无延时、简单、实用的编码算法。结果采用Verilog语言设计一个经过验证的16位无延时的CRC-16软核。结论该软核可直接应用到具有CRC-16校验电路的收发器中。 展开更多

关键词 CRC码 CRC-16 verilog HDL语言

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读写数据宽度不同的异步FIFO设计 被引量：6

2

作者 王纲毅 王振华 +1 位作者 田金文 柳健 《计算机与数字工程》 2005年第6期107-110,共4页

提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用verilog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系... 提出并实现了具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。此FIFO基于Altera公司的Stratix系列FPGA实现,达到了高于200Mhz的工作频率,采用verilog语言设计,通过对设计进行简单的修改,即可应用于各种不同的系统的设计,给很多带宽不匹配的系统提供了一种简单的解决方案。 展开更多

关键词 FPGA 异步 FIFO 格雷码 verilog 总线匹配

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一种基于格雷码的异步FIFO设计与实现 被引量：6

3

作者 吴昆 黄坤 +1 位作者 傅勇 盛翊智 《计算机与数字工程》 2007年第1期141-144,共4页

介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活... 介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的仿真及综合结果。 展开更多

关键词 异步逻辑 FIFO设计 格雷码 verilog 硬件描述语言

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异步FIFO的Verilog设计 被引量：5

4

作者 卜宪宪 《计算机与数字工程》 2007年第6期191-194,共4页

介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能。

关键词 FIFO 双口RAM 格雷码 verilog

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以太网中8位并行CRC-32软核设计 被引量：5

5

作者 李宥谋 《西安邮电学院学报》 2006年第5期32-35,共4页

研究以太网系统中帧校验序列(FCS)的并行处理方法。根据串行CRC-32编码原理,导出并行CRC-32编码算法,并且给出Verilog HDL语言设计的并行CRC-32软核。使其能够方便、灵活的应用到高速以太网系统设计中。

关键词 CRC码 CRC-32软核 verilog HDL语言

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一种时序型总线硬件木马的植入与检测 被引量：4

6

作者 黄姣英 李胜玉 +1 位作者 高成 杨达明 《计算机工程》 CAS CSCD 北大核心 2021年第3期160-165,共6页

RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注。在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器... RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注。在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马。采用Xillix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差递增的条件下进行Modelsim仿真分析,结果表明,在总线功能需求复杂和传输数据较多的情况下,可逆时序型木马比常规时序型硬件木马具有灵活性和较低的触发率,隐蔽性更强。 展开更多

关键词 RS232总线 硬件木马 寄存器传输级 verilog代码 集成电路

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基于国产软硬件系统的实验教学FPGA仿真工具设计 被引量：4

7

作者 王建新 肖超恩 +3 位作者 张磊 孙猛 韩英 许弘可 《实验室研究与探索》 CAS 北大核心 2022年第11期124-128,180,共6页

在当前复杂国际环境和我国高科技发展受打压背景下,提高数字系统设计仿真工具的自主化显得尤为重要。针对操作系统和CPU国产化替代趋势下实验教学缺少相关FPGA仿真工具的问题,提出基于国产操作系统和国产CPU的Verilog集成开发工具设计方... 在当前复杂国际环境和我国高科技发展受打压背景下,提高数字系统设计仿真工具的自主化显得尤为重要。针对操作系统和CPU国产化替代趋势下实验教学缺少相关FPGA仿真工具的问题,提出基于国产操作系统和国产CPU的Verilog集成开发工具设计方案,采用Gambas实现系统整体框架,利用Plugin插件技术实现对Icarus Verilog、GTKWave、yosys的集成,能在FPGA数字逻辑设计层面实现Verilog代码的编写、错误检查、编译、仿真、综合等功能。实验结果表明,该仿真工具能够在FT2000+银河麒麟、龙芯3A4000+UOS、国产X86平台+各类国产操作系统上流畅运行;以一个4 bit计数器为例进行实验测试,其仿真输出结果正确,执行效率高,适合于轻量级科研仿真以及实验教学场景,实现了在FPGA仿真实验教学过程中对ModelSim功能的部分替代。 展开更多

关键词 国产化替代 FPGA仿真工具 verilog代码 编译 仿真

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一种改进的RFID中的密勒解码方法 被引量：3

8

作者 方洪灿 张福洪 陈胜康 《电子技术应用》 北大核心 2009年第9期70-74,共5页

在分析密勒调制副载波技术的基础上,根据其编码特征,设计了一种简单的解码器。首先对来自标签的突发数据帧进行异或运算,然后根据异或运算结果解码,最后根据解出码判断数据帧的开始与结束。

关键词 verilog HDL 密勒码 异或运算 仿真

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基于FPGA的全数字锁相环设计与实现 被引量：3

9

作者 赵秋明 闭宇铭 《信息通信》 2012年第3期60-61,共2页

针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyc... 针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyclone iii系列FPGA芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中。 展开更多

关键词 全数字锁相环 verilog 曼彻斯特码 HDB3码

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兼容多种曼彻斯特码型的通信协议设计及实现 被引量：1

10

作者 吴登祺 李海华 徐红如 《集成电路应用》 2023年第9期6-7,共2页

阐述一种兼容多种曼彻斯特码型的单总线通信协议(OWMCP)的设计,它的协议采用“SYNC+ADDR+DATA+ACK”的格式通信,分析计算通信效率结果达到了96.24%,高于相同条件下用于功率电子系统和M-arry碰撞树的曼彻斯特码协议能达到的94.12%和85.22... 阐述一种兼容多种曼彻斯特码型的单总线通信协议(OWMCP)的设计,它的协议采用“SYNC+ADDR+DATA+ACK”的格式通信,分析计算通信效率结果达到了96.24%,高于相同条件下用于功率电子系统和M-arry碰撞树的曼彻斯特码协议能达到的94.12%和85.22%。使用Verilog HDL设计了接收端和发送端电路,搭建了相应的验证环境模拟通信过程对OWMCP进行了验证。结果表明,此协议DATA段兼容多种曼彻斯特码型,在进行以1 024包数据量为例的通信时能有效识别数据边界和进行可靠的信息传输。 展开更多

关键词 曼彻斯特码 通信协议 verilog HDL

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基于FPGA的Turbo码译码器的设计 被引量：2

11

作者 李霞 王正彦 《信息与电子工程》 2010年第2期201-206,共6页

介绍了一种基于现场可编程门阵列(FPGA)的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。... 介绍了一种基于现场可编程门阵列(FPGA)的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。文中给出了Turbo码译码原理、Max-Log-MAP算法分析、基于FPGA的设计方案及实现框图、算法时序图及速度分析、仿真波形图及性能分析,结果表明,该方案正确可行,译码/纠错正确无误,且译码速度快。 展开更多

关键词 TURBO码 现场可编程门阵列 Max-Log—MAP算法 verilog语言

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基于FPGA的卷积码译码器设计 被引量：1

12

作者 张洋 王秀敏 +2 位作者 陈豪威 杨世华 李祥波 《通信技术》 2010年第5期72-73,76,共3页

针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转... 针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的(2,1,8)卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。 展开更多

关键词 现场可编程逻辑门阵列 卷积码 维特比 verilog HDL

原文传递

基于阵列除法的数据接收/显示模块设计

13

作者 林华 刘建新 《信息与电子工程》 2009年第4期304-307,共4页

主要介绍基于FPGA的脉冲雷达高度表串行高度数据接收/显示模块的设计。在系统讨论异步串行高度数据接收/显示模块的内部结构的基础上,提出了以不恢复余数除法为基础的BIN码到BCD码的转换算法,并构造了以移位、加/减法为基础的阵列除法... 主要介绍基于FPGA的脉冲雷达高度表串行高度数据接收/显示模块的设计。在系统讨论异步串行高度数据接收/显示模块的内部结构的基础上,提出了以不恢复余数除法为基础的BIN码到BCD码的转换算法,并构造了以移位、加/减法为基础的阵列除法器。该算法速度快,逻辑简单,非常适合实时性要求较强的场合。最后通过仿真波形验证其内部时序的正确性。 展开更多

关键词 雷达 BIN码 BCD码 verilog HDL语言 现场可编程门阵列

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基于Verilog HDL语言的一种奇偶校验码与极化码级联的编码器设计与仿真

14

作者 彭逸飞 《通信电源技术》 2020年第11期107-110,114,共5页

极化码(Polar Code)将信道极化为一类信道容量几乎接近于1和一类信道容量几乎趋近于0的两类信道。通过极化得到的信道容量趋近于1的信道,是目前理论上唯一能够被严格证明可以达到香农极限的编码方案。为了降低极化码对循环冗余检验(Cycl... 极化码(Polar Code)将信道极化为一类信道容量几乎接近于1和一类信道容量几乎趋近于0的两类信道。通过极化得到的信道容量趋近于1的信道,是目前理论上唯一能够被严格证明可以达到香农极限的编码方案。为了降低极化码对循环冗余检验(Cyclic Redundancy Check,CRC)的额外硬件开销,本文根据奇偶校验码(Parity-Check-Concatenated,PCC)与极化码级联的编码方案,提出了一种基于Verilog的PCC的FPGA编码方案。仿真结果证明,该方案在两种校验模式下均可使用。 展开更多

关键词 PCC CRC 极化码 verilog VIVADO

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面积优先的CCSDS Turbo码编译码器的设计与实现

15

作者 应晖 于海勋 张永学 《电子测量技术》 2007年第3期106-109,共4页

本文设计出符合CCSDS标准的Turbo编译码器,包含伪随机序列模块与帧同步模块。在实现编码器时针对标准要求,对伪随机化处理及其恢复和帧同步检测提出了解决方案;而在相应的译码器设计中,本文权衡硬件实现复杂度与处理时延等因素,优先考... 本文设计出符合CCSDS标准的Turbo编译码器,包含伪随机序列模块与帧同步模块。在实现编码器时针对标准要求,对伪随机化处理及其恢复和帧同步检测提出了解决方案;而在相应的译码器设计中,本文权衡硬件实现复杂度与处理时延等因素,优先考虑面积因素提高元件的重复利用率和降低复杂度,并阐述了其实现过程。最后基于Verilog HDL设计出RTL级14位固点数据的Turbo编译码器以及仿真验证平台,与用MATLAB语言设计的相同指标的浮点数据译码器进行性能比较,得到设计验证。 展开更多

关键词 TURBO码 编码器 译码器 CCSDS标准 面积优先 verilog HDL

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基于FPGA的异步FIFO设计与实现

16

作者 王伟国 张振东 《聊城大学学报（自然科学版）》 2012年第3期79-84,共6页

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本... 随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果. 展开更多

关键词 多时钟 异步FIFO verilog HDL 格雷码

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基于FPGA非相干包络码跟踪环设计

17

作者 裴军 胡正群 胡超 《通信技术》 2010年第5期50-52,55,共4页

非相干的包络同步码跟踪环不依赖载波跟踪的相位特性,可以解决在信噪比非常低的条件下的本地扩频码和接收扩频码的码同步,进而完成扩频码的稳定跟踪。根据非相干的包络码跟踪环的原理,利用Verilog设计了一个完整的非相干的包络码跟踪环... 非相干的包络同步码跟踪环不依赖载波跟踪的相位特性,可以解决在信噪比非常低的条件下的本地扩频码和接收扩频码的码同步,进而完成扩频码的稳定跟踪。根据非相干的包络码跟踪环的原理,利用Verilog设计了一个完整的非相干的包络码跟踪环的电路。在设计过程中利用IP核中的乘法器、IIR滤波器、DDS数字频率合成器,简化设计难度并快速形成设计模块。在采用XilinxISE实现上述关键部分电路的设计基础上,同时利用SynplifyPro对设计模块进行了综合,并在Modelsim6.0中对电路进行了功能波形仿真,证明了设计的可行与合理性。这种解决方案相对常规方法既具有软件验证的灵活性,又具有硬件的执行效率。 展开更多

关键词 FPGA 码跟踪环 verilog HDL

原文传递

译码器原理及其应用

18

作者 陈勇华 《长沙民政职业技术学院学报》 2004年第3期66-68,共3页

　译码器可以用来实现组合电路,也可以用来实现码制转换。本文系统说明了译码的原理及应用方法。用VerilogHDL来设计一个带使能端的3线-8线译码器,并用3线-8线译码器来实现5421译码器。

关键词 译码器 码制变换 组合电路 verilog HDL

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密勒调制副载波编解码器的FPGA实现

19

作者 陈杨 张红雨 张鹏程 《电子设计工程》 2011年第15期123-125,共3页

在基于ISO/IEC18000-6C协议的超高频读写器系统设计中,密勒调制副载波编解码设计是超高频读写器系统设计中的关键技术之一。在研究密勒调制副载波序列特点的基础上,提出一种基于FPGA并运用VerilogHDL硬件描述语言实现的密勒调制副载波... 在基于ISO/IEC18000-6C协议的超高频读写器系统设计中,密勒调制副载波编解码设计是超高频读写器系统设计中的关键技术之一。在研究密勒调制副载波序列特点的基础上,提出一种基于FPGA并运用VerilogHDL硬件描述语言实现的密勒调制副载波编解码设计方法,并利用Altera公司CycloneI系列EP1C12Q芯片与Verilog HDL硬件描述语言实现。仿真结果表明,采用FPGA完成密勒调制副载波编解码设计,编解码模块输出完全正确,处理速度快,达到了设计预期要求,编解码设计具有效率高、扩展性强、方便集成等优点。 展开更多

关键词 FPGA 编码 解码 verilog HDL 密勒调制副载波

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一种新型的融合控制码与数据码的8/10 bit编码器

20

作者 姚佳 蒲杰 +1 位作者 青旭东 钟黎 《微电子学》 CAS CSCD 北大核心 2018年第5期620-624,共5页

设计了一种融合控制码(K码)与数据码(D码)、具有无效K码检测功能的高速8/10bit编码器。深入研究了8/10bit的编码特点以及K码与D码的内在相关性,提出了将K码融合于D码的改进编码方法。相比传统方法,该编码方法更简单,速度更快,占用逻辑... 设计了一种融合控制码(K码)与数据码(D码)、具有无效K码检测功能的高速8/10bit编码器。深入研究了8/10bit的编码特点以及K码与D码的内在相关性,提出了将K码融合于D码的改进编码方法。相比传统方法,该编码方法更简单,速度更快,占用逻辑资源更少。采用Verilog HDL语言设计了编码器,使用Modelsim软件对设计进行了功能验证,并利用Quartus Ⅱ综合实现了8/10bit编码电路。该编码器可直接应用于需要8/10bit编码的收发器。 展开更多

关键词 控制码 编码器 verilog HDL 查找表

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