线性调频信号数字脉冲压缩的优化设计 被引量：7

1

作者 唐爱鹏 刘丽霞 倪亮 《计算机仿真》 CSCD 北大核心 2014年第8期1-5,共5页

在雷达探测系统优化问题的研究中,线性调频(LFM)信号广泛应用于雷达探测系统,数字脉冲压缩是数字雷达接收机中的关键技术,脉压精度直接影响整个系统的性能。为了提高脉冲压缩的精度,提出了数字脉冲压缩的优化设计方案,首先研究了频域匹... 在雷达探测系统优化问题的研究中,线性调频(LFM)信号广泛应用于雷达探测系统,数字脉冲压缩是数字雷达接收机中的关键技术,脉压精度直接影响整个系统的性能。为了提高脉冲压缩的精度,提出了数字脉冲压缩的优化设计方案,首先研究了频域匹配滤波器对脉压输出序列中目标位置和弃置区的影响,然后实现了基于FPGA的高性能单精度浮点脉压处理器。仿真结果表明,频域匹配滤波器的设计至关重要,浮点脉压处理器实时性好,通用性强,信号精度高。改进方案可以灵活设置参数,具有很好的工程适应性。 展开更多

关键词 数字脉冲压缩 匹配滤波器 现场可编程门阵列 单精度浮点

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一种高性能单精度浮点基-3蝶形运算单元的设计与实现 被引量：5

2

作者 禹霁阳 李阳 +2 位作者 黄丹 龙腾 刘伟 《仪器仪表学报》 EI CAS CSCD 北大核心 2010年第12期2675-2681,共7页

在分析现有蝶形计算单元算法的基础上,提出了一种有效的适用于基-3快速傅里叶变换(FFT)的单精度浮点蝶形计算单元流水设计方法。首先,应用Cooley-Tukey算法推导出了基-3蝶形单元的简化公式;然后,通过引入最小资源固定乘数乘法算法,把蝶... 在分析现有蝶形计算单元算法的基础上,提出了一种有效的适用于基-3快速傅里叶变换(FFT)的单精度浮点蝶形计算单元流水设计方法。首先,应用Cooley-Tukey算法推导出了基-3蝶形单元的简化公式;然后,通过引入最小资源固定乘数乘法算法,把蝶形计算单元中和3点DFT矩阵的浮点复数乘法转化为有限的定点加法计算,结合经典单精度浮点乘法和加法结构实现了基-3FFT蝶形单元的设计。相比于传统算法结构降低了浮点操作的占用,节省了实现中需要的硬件资源。仿真实验和工程应用的结果表明,不论相比于通用机的软件实现还是其他硬件实现结构,提出的设计都能在满足计算精度的基础上保证系统计算的实时性。 展开更多

关键词 蝶形计算 单精度浮点 FPGA CSD

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基于FPGA的Cholesky分解细粒度并行结构与实现 被引量：4

3

作者 郭磊 唐玉华 +1 位作者 周杰 董亚卓 《计算机研究与发展》 EI CSCD 北大核心 2011年第S1期258-265,共8页

基于FPGA平台研究大规模矩阵Cholesky分解的细粒度并行结构与实现.首先在数据依赖关系分析的基础上,提出了Cholesky分解细粒度并行算法,然后提出了可扩展的一维线性阵列结构实现该并行算法.最后在设计的开发板上实现了单精度浮点Cholesk... 基于FPGA平台研究大规模矩阵Cholesky分解的细粒度并行结构与实现.首先在数据依赖关系分析的基础上,提出了Cholesky分解细粒度并行算法,然后提出了可扩展的一维线性阵列结构实现该并行算法.最后在设计的开发板上实现了单精度浮点Cholesky分解阵列处理器.综合结果表明,单个Xilinx Virtex5 XC5VLX330FF1760 FPGA芯片可集成32个处理单元.与运行在2.50GHz Pentium微处理器上的串行C代码相比,该阵列处理器取得最大104.413倍和平均78.789倍的性能加速. 展开更多

关键词 CHOLESKY分解 FPGA 细粒度并行 线性阵列处理器 单精浮点

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一种新的基于FPGA的数据格式转换方法 被引量：2

4

作者 唐小明 张涛 +1 位作者 王贞杰 白松 《现代电子技术》 2011年第16期110-112,共3页

针对目前多数的FPGA都支持浮点IP核,却较少关注数据源获取的问题,提出了一种数据格式转换方法。使用VHDL语言,采用流水线处理方式将ASCII码所表示的一定范围内的实数转换为单精度浮点数。经过ModelSim功能仿真和实际下载验证,该设计的... 针对目前多数的FPGA都支持浮点IP核,却较少关注数据源获取的问题,提出了一种数据格式转换方法。使用VHDL语言,采用流水线处理方式将ASCII码所表示的一定范围内的实数转换为单精度浮点数。经过ModelSim功能仿真和实际下载验证,该设计的转换时间可达10-1μs量级。利用Matlab对转换结果进行分析验证,该方法的转换精度可达10-9。在此采用的设计结构合理,可为浮点IP核提供数据源。 展开更多

关键词 单精度浮点数 流水线处理 FPGA IP核

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一种基于FPGA的稀疏矩阵高效乘法器 被引量：1

5

作者 刘世培 江先阳 +2 位作者 肖鹏 汪波 邓业东 《微电子学》 CAS CSCD 北大核心 2013年第2期153-157,共5页

基于稀疏矩阵的特点,提出了一种面向单精度浮点数的稀疏矩阵乘法硬件并行结构。该结构克服了通用矩阵乘法器在计算稀疏矩阵乘法过程中零值元素参与计算导致的运算效率较低和资源占用率较高的缺点。同时,设计的PE结构独立于运算对象,具... 基于稀疏矩阵的特点,提出了一种面向单精度浮点数的稀疏矩阵乘法硬件并行结构。该结构克服了通用矩阵乘法器在计算稀疏矩阵乘法过程中零值元素参与计算导致的运算效率较低和资源占用率较高的缺点。同时,设计的PE结构独立于运算对象,具有良好的扩展性。与其他学者的典型工作相比,该设计存储资源需求最低。实际测试结果表明,6维稀疏矩阵实例的计算性能达到107.73MFLOPS。 展开更多

关键词 稀疏矩阵 单精度浮点数 并行结构 矩阵乘法

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一种单精度浮点对数运算的硬件实现 被引量：1

6

作者 焦永 《电脑知识与技术》 2017年第1期235-236,共2页

超越函数计算在高性能微处理器、DSP以及GPU的设计中均会涉及,对数是其中比较重要的一种运算。目前的做法一般是采用多项式展开或者查表法：采用多项式展开法达到要求的精度,需要计算的乘法和加法非常多;若采用直接查表法,所需要的ROM... 超越函数计算在高性能微处理器、DSP以及GPU的设计中均会涉及,对数是其中比较重要的一种运算。目前的做法一般是采用多项式展开或者查表法：采用多项式展开法达到要求的精度,需要计算的乘法和加法非常多;若采用直接查表法,所需要的ROM资源将非常多。该文提出了一种高效的单精度浮点对数运算的实现方法,采用展开式和查表相结合的方法,可以实现对任意底数的对数运算,同时在运算器数量和ROM资源数量间达到平衡。 展开更多

关键词 单精度浮点 对数 查表

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FPGA中单精度浮点乘法器的实现

7

作者 丁东 《中国科技信息》 2012年第7期108-108,116,共2页

设计了一个基于FPAG的单精度浮点乘法器,利用了Booth-2算法编码运算,并使用了Wallace树结构完成部分积的累加,并且考虑了浮点数特殊值的处理。乘法器在Xilinx ISE 9.1中进行了综合与仿真,在modelsim中验证了乘法器的正确性。

关键词 单精度浮点数 Booth-2算法 Wallace树结构 压缩器

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一种单精度浮点倒数开方运算的硬件实现

8

作者 焦永 《电脑知识与技术》 2013年第3X期2242-2245,2263,共5页

单精度浮点倒数开方运算在GPU设计中经常会用到。实现这种运算一般有两种方法,迭代法和查表法。迭代法要根据精度要求确定迭代次数,只需要很小的存储器保存迭代初值,但需要的运算器数量较多。查表法根据输入的数据直接从ROM中查表得到结... 单精度浮点倒数开方运算在GPU设计中经常会用到。实现这种运算一般有两种方法,迭代法和查表法。迭代法要根据精度要求确定迭代次数,只需要很小的存储器保存迭代初值,但需要的运算器数量较多。查表法根据输入的数据直接从ROM中查表得到结果,需要占用的存储资源比较多。该文提出了一种间接查表法实现的浮点倒数开方运算实现方法,将迭代法和直接查表法的优点结合起来。经过理论推导和硬件仿真验证,该算法能够满足单精度浮点数的运算精度。 展开更多

关键词 单精度浮点 倒数开方 查表

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一种快速SIMD浮点乘加器的设计与实现 被引量：5

9

作者 吴铁彬 刘衡竹 +2 位作者 杨惠 张剑锋 侯申 《计算机工程与科学》 CSCD 北大核心 2012年第1期69-73,共5页

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz... 本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。 展开更多

关键词 浮点乘法 浮点乘累加 SIMD 双单精度

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基于FPGA的单精度浮点数乘法器设计 被引量：3

10

作者 旷捷 毛雪莹 +2 位作者 彭俊淇 黄启俊 常胜 《电子技术应用》 北大核心 2010年第5期17-19,共3页

设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功... 设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。 展开更多

关键词 改进的带偏移量的冗余Booth3算法 跳跃式Wallace树 单精度浮点数乘法器 FPGA

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一种高效纹理映射单元的硬件体系结构设计 被引量：3

11

作者 赵国宇 郭炜 +1 位作者 常轶松 魏继增 《计算机工程》 CAS CSCD 2013年第5期92-95,105,共5页

针对嵌入式纹理映射过程中处理速度慢和存储带宽对系统性能制约等问题,提出一种专用纹理映射单元体系结构,对单精度浮点除法器和纹理Cache进行优化设计。采用较小查找表结合二次多项式逼近算法实现浮点除法运算,根据纹理采样的不同方式... 针对嵌入式纹理映射过程中处理速度慢和存储带宽对系统性能制约等问题,提出一种专用纹理映射单元体系结构,对单精度浮点除法器和纹理Cache进行优化设计。采用较小查找表结合二次多项式逼近算法实现浮点除法运算,根据纹理采样的不同方式,对纹理Cache的映射方式在直接映射、两路组关联和四路组关联之间进行动态配置。对纹理映射单元在SMIC0.13μm CMOS工艺下进行仿真,结果表明,纹理映射模块工作主频可达313 MHz,对于480×640像素,帧率可达51 f/s,能够满足移动设备对实时渲染的需求。 展开更多

关键词 纹理映射 透视投影 纹理Cache 纹理采样 单精度浮点除法器

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用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器 被引量：1

12

作者 孙旭光 毛志刚 来逢昌 《微处理机》 2003年第1期11-13,共3页

本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通... 本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986 展开更多

关键词 专用DSP处理器 IEEE32位浮点加法器 传输管逻辑 CMOS工艺 功能模块

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基于Karatsuba和Vedic算法的快速单精度浮点乘法器

13

作者 易清明 符清杆 +2 位作者 石敏 骆爱文 陈嘉文 《电子科技大学学报》 EI CAS CSCD 北大核心 2021年第3期368-374,共7页

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运... 针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。 展开更多

关键词 Karatsuba算法 乘法运算 最大运行时钟频率 单精度浮点乘法器 Vedic算法

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基于FPGA单精度浮点乘法器的设计实现与测试 被引量：3

14

作者 吕律 易清明 刘光昌 《暨南大学学报（自然科学与医学版）》 CAS CSCD 2004年第3期302-309,共8页

采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮... 采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法. 展开更多

关键词 VHDL语言 单精度浮点乘法器 判定覆盖测试

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基于北斗定位的小麦播种机控制系统优化 被引量：5

15

作者 王浩 郝凤琦 +2 位作者 董振振 王茂励 唐勇伟 《农机化研究》 北大核心 2019年第10期31-34,39,共5页

以西门子S7-200 smart PLC为控制器,通过对基于步进电机的分种器的控制,实现了小麦小区播种机控制系统的设计。采用北斗定位辅助取代了以往误差较大的编码器测距,实现了对作业小区的精准控制,控制精度达到厘米级。目前,PLC内部浮点数存... 以西门子S7-200 smart PLC为控制器,通过对基于步进电机的分种器的控制,实现了小麦小区播种机控制系统的设计。采用北斗定位辅助取代了以往误差较大的编码器测距,实现了对作业小区的精准控制,控制精度达到厘米级。目前,PLC内部浮点数存储格式为8位单精度浮点数,而接收到的北斗GPGGA数据有效数值为16位双精度浮点数,直接转化误差非常大。为确保计算精度,提出了一种基于三角恒等式的数值分段法来解决双精度浮点数转单精度浮点数的问题。经测试,精度到达微米级。 展开更多

关键词 小麦小区播种机 北斗定位 单精度浮点数 S7-200smartPLC

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单精度浮点数累加和误差研究 被引量：5

16

作者 陈天超 冯百明 《计算机应用》 CSCD 北大核心 2013年第6期1531-1533,1539,共4页

计算机中进行浮点数加法运算时,需要进行对阶和右规格化操作,该操作会进行舍入处理,这种处理过程会产生误差,浮点数累加运算会造成误差的累积,导致计算结果精度不够甚至计算结果错误。通过实验手段研究单精度浮点数累加过程中不同结合... 计算机中进行浮点数加法运算时,需要进行对阶和右规格化操作,该操作会进行舍入处理,这种处理过程会产生误差,浮点数累加运算会造成误差的累积,导致计算结果精度不够甚至计算结果错误。通过实验手段研究单精度浮点数累加过程中不同结合顺序对浮点数累加和误差的影响,探索结合顺序导致计算误差的规律,为多核计算、GPU计算、多处理器计算等计算范型和计算结构提供选择结合方法的依据,便于发挥其并行计算的优势。 展开更多

关键词 单精度浮点数 累加和 误差 结合顺序 右规格化

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基于FPGA和DSP的自适应旁瓣对消的工程实现 被引量：4

17

作者 杜春鹏 王雨阳 陆鹏程 《雷达与对抗》 2010年第1期18-22,共5页

详细介绍了旁瓣对消技术的工程实现方法。通过试验,对比了权系数浮点运算精度对旁瓣对消性能的影响,结果表明在辅助通道较多时用双精度浮点计算权系数进行对消可以获得较好的对消比。本文介绍的旁瓣对消模块现已应用于某雷达,在实际工... 详细介绍了旁瓣对消技术的工程实现方法。通过试验,对比了权系数浮点运算精度对旁瓣对消性能的影响,结果表明在辅助通道较多时用双精度浮点计算权系数进行对消可以获得较好的对消比。本文介绍的旁瓣对消模块现已应用于某雷达,在实际工作中满足雷达系统抗干扰性能指标的要求。 展开更多

关键词 自适应旁瓣对消 对消比 单/双精度浮点

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高效单精度浮点三角函数计算电路结构与实现 被引量：3

18

作者 李天立 尹韬 +1 位作者 魏星 杨海钢 《微电子学与计算机》 CSCD 北大核心 2018年第12期33-37,共5页

针对基于浮点加法器的CORDIC(Coordinate Rotation Digital Calculation,坐标旋转数字计算)实现单精度浮点型三角函数的角度收敛范围受限、处理速度低、电路开销大、响应延时长等问题,通过将浮点运算转化为定点运算以及对无缩放因子COR... 针对基于浮点加法器的CORDIC(Coordinate Rotation Digital Calculation,坐标旋转数字计算)实现单精度浮点型三角函数的角度收敛范围受限、处理速度低、电路开销大、响应延时长等问题,通过将浮点运算转化为定点运算以及对无缩放因子CORDIC算法的优化,提出一种基于查找表技术和双步迭代技术的高计算效率电路设计结构,解决了无缩放因子CORDIC算法计算三角函数需要引入乘法器和迭代次数过高的问题.在Stratix IV(EP4SGX70DF29C2X型FPGA)上实现了满足IEEE-754标准的单精度浮点正弦、余弦的三角函数运算.实验结果表明该电路工作频率可达282MHz,对比已有电路结构,响应延时和电路总面积有效降低,计算精度达到10E-7. 展开更多

关键词 无缩放因子CORDIC算法 单精度浮点型 三角函数 FPGA

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单精度浮点加法器的FPGA实现

19

作者 王顺 戴瑜兴 《现代电子技术》 2009年第8期8-10,共3页

在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以... 在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。 展开更多

关键词 IEEE 754 单精度浮点 加法运算 FPGA

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基于VHDL的单精度浮点FIR滤波器的实现

20

作者 顾菘 郑晓霞 《成都航空职业技术学院学报》 2017年第2期50-52,共3页

FIR滤波器以其良好的线性性能被广泛应用,它属于数字信号处理的基本模块之一。基于FPGA的FIR滤波器兼顾了实时性、灵活性和可靠性,是嵌入式系统中常用的FIR滤波器实现方法。本文的数据结构采用国际通用的IEEE754单精度浮点数,其计算精... FIR滤波器以其良好的线性性能被广泛应用,它属于数字信号处理的基本模块之一。基于FPGA的FIR滤波器兼顾了实时性、灵活性和可靠性,是嵌入式系统中常用的FIR滤波器实现方法。本文的数据结构采用国际通用的IEEE754单精度浮点数,其计算精度能够满足一般系统的设计要求;而且本文的FIR滤波器实现方法在运算速度和硬件资源上做了较好地权衡,降低了算法对硬件的依赖性,使得本方法可以作为一个通用模块直接嵌入在系统中。 展开更多

关键词 VHDL 单精度浮点 FIR滤波器

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