该文针对片上网络提出一种基于提前分配路径的低时延片上路由器结构(PAPR)。新路由器采用提前路由计算和提前分配路径来缩短路由器流水线深度。提前路由计算为虚信道提前分配提供了可靠保障,即使在虚信道路径提前分配失败的情况下,也不...该文针对片上网络提出一种基于提前分配路径的低时延片上路由器结构(PAPR)。新路由器采用提前路由计算和提前分配路径来缩短路由器流水线深度。提前路由计算为虚信道提前分配提供了可靠保障,即使在虚信道路径提前分配失败的情况下,也不影响分组在网络中的传输时延。该文提出基于缓存状态的仲裁算法BSTS(BufferStatus)综合考虑当前节点缓存信息和下游节点缓存信息,不但降低了分组等待时延,而且降低了缓存空闲的概率。仿真结果表明,新路由器能明显改善网络的时延和吞吐性能,相比采用滑动迭代轮询仲裁iSLIP(iterativeRound-Robin Matching with SLIP(Serial Line Interface Protocal))算法的经典虚信道路由器,网络平均端到端时延降低了24.5%,吞吐率提高了27.5%;与采用轮询迭代RRM(Round-Robin Matching)算法的经典虚信道路由器相比,平均端到端时延降低了39.2%,吞吐率提高了47.2%。路由器硬件开销和平均功耗分别增加仅为8.9%,5.9%。展开更多
类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、...类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性.展开更多
提出一种片上网络(NoC)拓扑结构——Spidernet,并对其网络的主要属性如节点度、网络直径、连通度、平均最短路径和平均最短布线等进行了研究。首先将 Spidernet 与其它拓扑结构的属性进行比较,并采用模拟退火的布局映射算法,根据NoC的...提出一种片上网络(NoC)拓扑结构——Spidernet,并对其网络的主要属性如节点度、网络直径、连通度、平均最短路径和平均最短布线等进行了研究。首先将 Spidernet 与其它拓扑结构的属性进行比较,并采用模拟退火的布局映射算法,根据NoC的布局结构,将不同的节点放入 NoC 网格中,即给出一组被绑定和调度的可供选择 IP 核,在满足 IP 核所占用芯片面积的条件下将选择的 IP 核映射到网络中,目标是最小化平均布线长度。网络拓扑结构图描述文件和 IP 核任务图作为输入。实验中运行基准程序,结果表明提出的网络拓扑结构更适合于将来的 SoC 的片上网络构造。展开更多
文摘该文针对片上网络提出一种基于提前分配路径的低时延片上路由器结构(PAPR)。新路由器采用提前路由计算和提前分配路径来缩短路由器流水线深度。提前路由计算为虚信道提前分配提供了可靠保障,即使在虚信道路径提前分配失败的情况下,也不影响分组在网络中的传输时延。该文提出基于缓存状态的仲裁算法BSTS(BufferStatus)综合考虑当前节点缓存信息和下游节点缓存信息,不但降低了分组等待时延,而且降低了缓存空闲的概率。仿真结果表明,新路由器能明显改善网络的时延和吞吐性能,相比采用滑动迭代轮询仲裁iSLIP(iterativeRound-Robin Matching with SLIP(Serial Line Interface Protocal))算法的经典虚信道路由器,网络平均端到端时延降低了24.5%,吞吐率提高了27.5%;与采用轮询迭代RRM(Round-Robin Matching)算法的经典虚信道路由器相比,平均端到端时延降低了39.2%,吞吐率提高了47.2%。路由器硬件开销和平均功耗分别增加仅为8.9%,5.9%。
文摘类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性.
文摘提出一种片上网络(NoC)拓扑结构——Spidernet,并对其网络的主要属性如节点度、网络直径、连通度、平均最短路径和平均最短布线等进行了研究。首先将 Spidernet 与其它拓扑结构的属性进行比较,并采用模拟退火的布局映射算法,根据NoC的布局结构,将不同的节点放入 NoC 网格中,即给出一组被绑定和调度的可供选择 IP 核,在满足 IP 核所占用芯片面积的条件下将选择的 IP 核映射到网络中,目标是最小化平均布线长度。网络拓扑结构图描述文件和 IP 核任务图作为输入。实验中运行基准程序,结果表明提出的网络拓扑结构更适合于将来的 SoC 的片上网络构造。
