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Comparison of hot-hole injections in ultrashort channel LDD nMOSFETs with ultrathin oxide under an alternating stress 被引量:1
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作者 陈海峰 郝跃 +3 位作者 马晓华 曹艳荣 高志远 龚欣 《Chinese Physics B》 SCIE EI CAS CSCD 2007年第10期3114-3119,共6页
The behaviours of three types of hot-hole injections in ultrashort channel lightly doped drain (LDD) nMOSFETs with ultrathin oxide under an alternating stress have been compared. The three types of hot-hole injectio... The behaviours of three types of hot-hole injections in ultrashort channel lightly doped drain (LDD) nMOSFETs with ultrathin oxide under an alternating stress have been compared. The three types of hot-hole injections, i.e. low gate voltage hot hole injection (LGVHHI), gate-induced drain leakage induced hot-hole injection (GIDLIHHI) and substrate hot-hole injection (SHHI), have different influences on the devices damaged already by the previous hot electron injection (HEI) because of the different locations of trapping holes and interface states induced by the three types of injections, i.e. three types of stresses. Experimental results show that GIDLIHHI and LGVHHI cannot recover the degradation of electron trapping, but SHHI can. Although SHHI can recover the device's performance, the recovery is slight and reaches saturation quickly, which is suggested here to be attributed to the fact that trapped holes are too few and the equilibrium is reached between the trapping and releasing of holes which can be set up quickly in the ultrathin oxide. 展开更多
关键词 lightly doped drain hot hole injection gate-induced drain leakage TRAPPING
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Quantum simulation study of double gate hetero gate dielectric and LDD doping graphene nanoribbon p–i–n tunneling FETs 被引量:2
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作者 王伟 岳工舒 +2 位作者 杨晓 张露 张婷 《Journal of Semiconductors》 EI CAS CSCD 2014年第6期47-52,共6页
We perform a theoretical study of the effects of the lightly doped drain (LDD) and high-k dielectric on the performances of double gate p-i-n tunneling graphene nanoribbon field effect transistors (TFETs). The mod... We perform a theoretical study of the effects of the lightly doped drain (LDD) and high-k dielectric on the performances of double gate p-i-n tunneling graphene nanoribbon field effect transistors (TFETs). The models are based on non-equilibrium Green's functions (NEGF) solved self-consistently with 3D-Poisson's equations. For the first time, hetero gate dielectric and single LDD TFETs (SL-HTFETs) are proposed and investigated. Simulation results show SL-HTFETs can effectively decrease leakage current, sub-threshold swing, and increase on-off current ratio compared to conventional TFETs and Si-based devices; the SL-HTFETs from the 3p + 1 family have better switching characteristics than those from the 3p family due to smaller effective masses of the former. In addition, comparison of scaled performances between SL-HTFETs and conventional TFETs show that SL-HTFETs have better scaling properties than the conventional TFETs, and thus could be promising devices for logic and ultra-low power applications. 展开更多
关键词 GNRFETs non-equilibrium Green's functions (NEGF) p-i-n tunneling field-effect transistor(TFET) GNR width lightly doped drain hetero gate dielectric
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Hot-carrier degradation for 90 nm gate length LDD- NMOSFET with ultra-thin gate oxide under low gate voltage stress
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作者 陈海峰 郝跃 +2 位作者 马晓华 李康 倪金玉 《Chinese Physics B》 SCIE EI CAS CSCD 2007年第3期821-825,共5页
The hot-carrier degradation for 90 nm gate length lightly-doped drain (LDD) NMOSFET with ultra-thin (1.4 nm) gate oxide under the low gate voltage (LGV) (at Vg = Vth, where Yth is the threshold voltage) stress... The hot-carrier degradation for 90 nm gate length lightly-doped drain (LDD) NMOSFET with ultra-thin (1.4 nm) gate oxide under the low gate voltage (LGV) (at Vg = Vth, where Yth is the threshold voltage) stress has been investigated. It is found that the drain current decreases and the threshold voltage increases after the LGV (Vg = Vth) stress. The results are opposite to the degradation phenomena of conventional NMOSFET for the case of this stress. By analysing the gate-induced drain leakage (GIDL) current before and after stresses, it is confirmed that under the LGV stress in ultra-short gate LDD-NMOSFET with ultra-thin gate oxide, the hot holes are trapped at interface in the LDD region and cannot shorten the channel to mask the influence of interface states as those in conventional NMOSFET do, which leads to the different degradation phenomena from those of the conventional NMOS devices. This paper also discusses the degradation in the 90 nm gate length LDD-NMOSFET with 1.4 nm gate oxide under the LGV stress at Yg = Yth with various drain biases. Experimental results show that the degradation slopes (n) range from 0.21 to 0.41. The value of n is less than that of conventional MOSFET (0.5 - 0.6) and also that of the long gate length LDD MOSFET (- 0.8). 展开更多
关键词 threshold voltage lightly doped drain gate-induced drain leakage current hot hole
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高压CMOS管工艺的设计、模拟和验证 被引量:1
4
作者 吴瑞 黄飞鸿 +1 位作者 郑国祥 宗祥福 《复旦学报(自然科学版)》 CAS CSCD 北大核心 2002年第2期145-150,共6页
模拟和验证了一种低成本的 ,以标准CMOS工艺为基础 ,无需对原工艺流程进行改动的高压工艺技术 .讨论了低压器件中的各种击穿机理 ,相应提出了高压器件中所做出的改进 ,列举了该工艺技术中所用到的特殊版图 ;对此工艺的应用性进行了二维... 模拟和验证了一种低成本的 ,以标准CMOS工艺为基础 ,无需对原工艺流程进行改动的高压工艺技术 .讨论了低压器件中的各种击穿机理 ,相应提出了高压器件中所做出的改进 ,列举了该工艺技术中所用到的特殊版图 ;对此工艺的应用性进行了二维的工艺和器件模拟 ;将模拟结果与实际测试结果进行了比较 。 展开更多
关键词 高压CMOS管 工艺 设计 模拟 验证 SVX工艺技术 拐角击穿 场板 集成电路
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源漏轻掺杂结构多晶硅薄膜晶体管模拟研究 被引量:3
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作者 纪世阳 李牧菊 杨柏梁 《液晶与显示》 CAS CSCD 2001年第2期129-134,共6页
采用同型结模型模拟计算了源漏轻掺杂结构的关态漏极电流 ,同时考虑热电子效应修正漏极电流模拟结果 ,使漏极电流降低到 1 0 - 11A量级 ,晶体管的开关电流比值达到 1 0 6量级。模拟研究掺杂区浓度和宽度与多晶硅薄膜晶体管开关电流比的... 采用同型结模型模拟计算了源漏轻掺杂结构的关态漏极电流 ,同时考虑热电子效应修正漏极电流模拟结果 ,使漏极电流降低到 1 0 - 11A量级 ,晶体管的开关电流比值达到 1 0 6量级。模拟研究掺杂区浓度和宽度与多晶硅薄膜晶体管开关电流比的变化关系。 展开更多
关键词 多晶硅薄膜晶体管 同型结 热电子 漏电流 源漏轻掺杂结构 高清晰度彩色有源平板显示 模拟研究
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LDD方法在提高电路工作电压中的应用研究 被引量:1
6
作者 曾莹 王纪民 《微电子学》 CAS CSCD 北大核心 1997年第1期37-42,共6页
研究了利用轻掺杂漏(LightlyDopedDrain,LDD)结构来制作高电源电压器件的工艺方法。分析了LDD结构参数对器件击穿特性的影响,并结合实验结果对N-区的注入剂量、长度及引入的串联电阻进行了优化设计。选用... 研究了利用轻掺杂漏(LightlyDopedDrain,LDD)结构来制作高电源电压器件的工艺方法。分析了LDD结构参数对器件击穿特性的影响,并结合实验结果对N-区的注入剂量、长度及引入的串联电阻进行了优化设计。选用MLDD方案制造出击穿电压提高了10V以上的MOS器件,使2μm器件的工作电压从5V提高到12V以上,只需放大栅电极多晶版。 展开更多
关键词 MOSFET 轻掺杂漏 场效应型 集成电路
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A two-dimensional analytical model for channel potential and threshold voltage of short channel dual material gate lightly doped drain MOSFET 被引量:1
7
作者 Shweta Tripathi 《Chinese Physics B》 SCIE EI CAS CSCD 2014年第11期620-625,共6页
An analytical model for the channel potential and the threshold voltage of the short channel dual-material-gate lightly doped drain (DMG-LDD) metal-oxide-semiconductor field-effect transistor (MOSFET) is presented... An analytical model for the channel potential and the threshold voltage of the short channel dual-material-gate lightly doped drain (DMG-LDD) metal-oxide-semiconductor field-effect transistor (MOSFET) is presented using the parabolic approximation method. The proposed model takes into account the effects of the LDD region length, the LDD region doping, the lengths of the gate materials and their respective work functions, along with all the major geometrical parameters of the MOSFET. The impact of the LDD region length, the LDD region doping, and the channel length on the channel potential is studied in detail. Furthermore, the threshold voltage of the device is calculated using the minimum middle channel potential, and the result obtained is compared with the DMG MOSFET threshold voltage to show the improvement in the threshold voltage roll-off. It is shown that the DMG-LDD MOSFET structure alleviates the problem of short channel effects (SCEs) and the drain induced barrier lowering (DIBL) more efficiently. The proposed model is verified by comparing the theoretical results with the simulated data obtained by using the commercially available ATLASTM 2D device simulator. 展开更多
关键词 dual-material-gate MOSFET lightly doped drain short channel effect threshold voltage
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应用于VLSI的PSSWS-LDD MOSFET优化工艺研究 被引量:2
8
作者 徐大林 王方 +2 位作者 李荫波 彭忠献 黄敬 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1990年第2期127-135,共9页
提出实现VLSI的PSSWS(Poly Silicon Side Wall Spacer)—LDD(Lightly DopedDrain)结构,研究了它的形成工艺,获得多晶侧壁形成的优化工艺条件,制作出亚微米有效沟道长度的LDD NMOSFET。在器件性能研究和计算机模拟的基础上,得到PSSWS—LD... 提出实现VLSI的PSSWS(Poly Silicon Side Wall Spacer)—LDD(Lightly DopedDrain)结构,研究了它的形成工艺,获得多晶侧壁形成的优化工艺条件,制作出亚微米有效沟道长度的LDD NMOSFET。在器件性能研究和计算机模拟的基础上,得到PSSWS—LDDMOSFET的优化工艺实现条件;此条件下实现的有效沟道长为0.8μm的PSSWS—LDDNMOSFET,源漏击穿电压达20V,常规器件的小于16V;衬底电流较常规器件的减小约二个数量级。利用此优化条件,研制出高性能的1μm沟道长度的CMOS CD4007电路,2μm沟道长的21级CMOS环振,LSI CMOS 2.5μm沟道长度的门阵列电路GA 300 5SD。结果表明:PSSWS—LDD MOSFET性能衰退小,速度快,可靠性高,适用于VLSI的制造。 展开更多
关键词 VLSI PSSWS-LDD MOSFET 优化工艺
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LDD功率器件表面电场解析模型及优化 被引量:1
9
作者 李琦 李肇基 《微电子学》 CAS CSCD 北大核心 2007年第3期309-312,共4页
提出低掺杂漏(Lightly Doped Drain,LDD)功率器件表面电场和电势解析模型。基于分区求解二维Poisson方程,获得二维表面电场和电势的解析表达式。借助此模型,研究器件结构参数对表面电场和电势的影响;计算漂移区长度与击穿电压的关系,分... 提出低掺杂漏(Lightly Doped Drain,LDD)功率器件表面电场和电势解析模型。基于分区求解二维Poisson方程,获得二维表面电场和电势的解析表达式。借助此模型,研究器件结构参数对表面电场和电势的影响;计算漂移区长度与击穿电压的关系,分析了击穿电压随低掺杂漏区掺杂浓度和漂移区厚度的变化,从理论上揭示了获得最大击穿电压的条件。解析结果与数值结果吻合较好,验证了模型的准确性,该模型可用于硅基LDD功率器件的设计优化。 展开更多
关键词 低掺杂漏 表面电场 击穿电压 解析模型
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基于全耗尽技术的SOI CMOS集成电路研究 被引量:2
10
作者 张新 刘梦新 +3 位作者 高勇 洪德杰 王彩琳 邢昆山 《电子器件》 EI CAS 2006年第2期325-329,共5页
介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明:与同类体硅电路相比,工作频率... 介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明:与同类体硅电路相比,工作频率提高三倍,静态功耗仅为体硅电路的10%,且电路的101级环振总延迟时间也仅为体硅电路的20%,实现了电路对高速低功耗的要求。 展开更多
关键词 全耗尽 SOI CMOS LDD结构 LDS结构 脉冲测定
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35KCMOS器件LDD结构的SPICE宏模型 被引量:2
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作者 刘文永 丁瑞军 冯琪 《红外与毫米波学报》 SCIE EI CAS CSCD 北大核心 2008年第6期465-469,共5页
针对BSIM3v3模型在35K低温下无法模拟LDD(轻掺杂漏区)所引起的串联电阻异常,提出了可以模拟这一异常的SPICE宏模型.通过修改CMOS器件常温BSIM3v3模型中的一些与温度有关的参数值,得到35K BSIM3v3模型.模拟结果表明,根据此模型进行参数... 针对BSIM3v3模型在35K低温下无法模拟LDD(轻掺杂漏区)所引起的串联电阻异常,提出了可以模拟这一异常的SPICE宏模型.通过修改CMOS器件常温BSIM3v3模型中的一些与温度有关的参数值,得到35K BSIM3v3模型.模拟结果表明,根据此模型进行参数提取后的Ⅰ-Ⅴ特性曲线与实测曲线十分吻合.最后,运用此模型对CMOS传输门和两级运算放大器进行仿真,结果表明LDD串联电阻效应对这些电路产生了重要影响,该模型明显提高了低温BSIM3v3的仿真精度. 展开更多
关键词 轻掺杂漏区 串联电阻 BSIM3V3 SPICE模型 CMOS 低温
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LDD NMOS器件热载流子退化研究 被引量:1
12
作者 刘海波 郝跃 +1 位作者 张进城 刘道广 《微电子学》 CAS CSCD 北大核心 2002年第6期445-448,共4页
 对LDD(轻掺杂漏)NMOS器件的热载流子退化特性进行了研究,发现LDDNMOS器件的退化呈现出新的特点。通过实验与模拟分析,得出了热载流子应力下LDDNMOS退化特性不同于常规(非LDD)NMOS的物理机制。并通过模拟对此观点进行了验证。
关键词 轻掺杂漏 MOS器件 热载流子退化 界面态
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CMOS反相器电压传输特性的数值计算 被引量:1
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作者 梁旗 《电脑知识与技术(过刊)》 2015年第8X期145-146,共2页
设计了一种0.35um沟长的LDD PMOS器件,并用Medici软件进行数值仿真,找到一种简单有效的描述器件伏安特性的数值算法,给出相应的数学表达式,并利用这些表达式计算亚微米CMOS反相器的电压传输特性,计算结果与理论分析符合较好。
关键词 MOSFET 轻掺杂漏(LDD) 反相器
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采用有限元方法研究轻掺杂源漏结构对异质栅MOSFET的性能影响(英文) 被引量:1
14
作者 王伟 张露 +5 位作者 王雪莹 朱畅如 张婷 李娜 杨晓 岳工舒 《固体电子学研究与进展》 CAS CSCD 北大核心 2014年第4期321-329,共9页
提出了一种轻掺杂源漏结构结合异质材料双栅结构的MOSFET(简称LDDS-HMG-MOSFET)。使用二维非平衡格林函数(NEGF)对该结构进行仿真,其中非平衡格林函数的计算使用有限元法(FEM)。仿真结果表明,在该新型结构中,异质栅结构能够降低漏电流... 提出了一种轻掺杂源漏结构结合异质材料双栅结构的MOSFET(简称LDDS-HMG-MOSFET)。使用二维非平衡格林函数(NEGF)对该结构进行仿真,其中非平衡格林函数的计算使用有限元法(FEM)。仿真结果表明,在该新型结构中,异质栅结构能够降低漏电流从而能够有效抑制漏极感应势垒较低效应(DIBL),LDDS结构能够增加有效栅长,有效抑制带带隧穿效应(BTBT)和热电子效应。因此,与传统单材料栅结构的MOSFET(简称C-MOSFET)相比,LDDS-HMG-MOSFET具有更加优越的性能、更低的漏电流和更大的开关电流比(Ion/Ioff)。 展开更多
关键词 非平衡格林函数 异质栅场效应晶体管 有限元方法 轻掺杂源漏
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轻掺杂漏(LDD)MOSFET的数值模拟
15
作者 郑庆平 章倩苓 阮刚 《Journal of Semiconductors》 EI CAS CSCD 北大核心 1989年第10期754-762,共9页
轻掺杂漏(LDD)MOSFET是一种已用在VLSI中的新型MOSFET结构.为了有效地进行LDD MOSFEI的优化设计,我们在二维数值模拟器MINIMOS的基础上,修改了边界条件及输入输出格式,考虑了轻掺杂区的杂质分布,研制成功了一种既适用于常规以MOSFET,又... 轻掺杂漏(LDD)MOSFET是一种已用在VLSI中的新型MOSFET结构.为了有效地进行LDD MOSFEI的优化设计,我们在二维数值模拟器MINIMOS的基础上,修改了边界条件及输入输出格式,考虑了轻掺杂区的杂质分布,研制成功了一种既适用于常规以MOSFET,又适用于LDD MOSFET的二维数值模拟程序FD-MINIMOS.应用该程序对LDD MOSFET的一系列直流特性模拟的结果表明,不同的轻掺杂浓度对于抑制沟道电场及热电子效应具有不同的效果,为轻掺杂区优化设计提供了重要信息. 展开更多
关键词 掺杂 MOSFET 数值模拟
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沟道宽度对MOSFET高功率微波效应的影响
16
作者 邵立汉 夏同生 《固体电子学研究与进展》 CAS CSCD 北大核心 2014年第5期420-425,共6页
关于高功率微波(HPM)对半导体器件影响的研究往往采用二维仿真模型,而器件宽度作为第三个维度,对仿真结果的影响并没有得以足够的重视。通过Sentaurus TCAD软件对器件的三维模型进行模拟仿真,重点研究了器件宽度在高功率微波注入条件下... 关于高功率微波(HPM)对半导体器件影响的研究往往采用二维仿真模型,而器件宽度作为第三个维度,对仿真结果的影响并没有得以足够的重视。通过Sentaurus TCAD软件对器件的三维模型进行模拟仿真,重点研究了器件宽度在高功率微波注入条件下对于器件电击穿和热积累的影响。研究结果表明,随着器件宽度的增加,标志着二次击穿开始发生的"快回"电压Vt1会明显降低,因此在HPM注入下,较大宽度的器件将有更多的时间处于击穿区域;同时,高功率微波引起热集聚效应在大沟道宽度器件中将更加显著,其内部的峰值温度大于沟道宽度较小的器件。提出了一种新型的轻掺杂漏极结构,能够改善器件内部沿宽度方向上的热扩散条件,减小器件内部的峰值温度,并可提高器件的Vt1,进而提高器件在HPM下的稳定性。 展开更多
关键词 高功率微波 沟道宽度 快回电压 热积累 轻掺杂漏极
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轻掺杂漏LDD MOSFET的工艺及特性
17
作者 郑庆平 章倩苓 +1 位作者 阮刚 陈晓 《应用科学学报》 CAS CSCD 1991年第4期309-314,共6页
对LDD MOSFET的两种形成技术——侧向刻蚀和边墙技术进行了分析和比较,证明了边墙技术对控制轻掺杂区域长度具有更高的精确性;同时,利用边墙技术和全离子注入工艺,在硅栅NMOS工艺基础上,成功地制得了1μm沟道长度的LDD MOSFET.测试结果... 对LDD MOSFET的两种形成技术——侧向刻蚀和边墙技术进行了分析和比较,证明了边墙技术对控制轻掺杂区域长度具有更高的精确性;同时,利用边墙技术和全离子注入工艺,在硅栅NMOS工艺基础上,成功地制得了1μm沟道长度的LDD MOSFET.测试结果表明,LDD MOSFET击穿电压高于常规MOSFET 3V以上,同时阈值电压的短沟效应明显减小.这些优点意味着LDD MOSFET结构在VLSI中有着广泛的应用前景. 展开更多
关键词 MOSFET LDD 短沟道效应 边墙技术
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多晶硅薄膜晶体管液晶显示器件的优化设计 被引量:2
18
作者 纪世阳 李牧菊 +1 位作者 王宗凯 杨柏梁 《液晶与显示》 CAS CSCD 2001年第3期203-208,共6页
针对多晶硅薄膜晶体管液晶显示器件关态漏电流较大的问题 ,采用源漏轻掺杂结构以降低关态时电荷的泄漏 ,增加晶体管的开关电流比值。通过模拟轻掺杂区不同的物理参数 ,如掺杂浓度及掺杂区宽度等 ,研究薄膜晶体管的开关电流比值。由此确... 针对多晶硅薄膜晶体管液晶显示器件关态漏电流较大的问题 ,采用源漏轻掺杂结构以降低关态时电荷的泄漏 ,增加晶体管的开关电流比值。通过模拟轻掺杂区不同的物理参数 ,如掺杂浓度及掺杂区宽度等 ,研究薄膜晶体管的开关电流比值。由此确定像素各部分的尺寸 ,对液晶显示器件进行优化设计。 展开更多
关键词 液晶显示 多晶硅薄膜晶体管 优化设计 源漏轻掺杂液 关态漏电流
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非对称HALO掺杂栅交叠轻掺杂漏围栅MOSFET的解析模型 被引量:2
19
作者 李聪 庄奕琪 +2 位作者 韩茹 张丽 包军林 《物理学报》 SCIE EI CAS CSCD 北大核心 2012年第7期536-543,共8页
为抑制短沟道效应和热载流子效应,提出了一种非对称HALO掺杂栅交叠轻掺杂漏围栅MOSFET新结构.通过在圆柱坐标系中精确求解三段连续的泊松方程,推导出新结构的沟道静电势、阈值电压以及亚阈值电流的解析模型.结果表明,新结构可有效抑制... 为抑制短沟道效应和热载流子效应,提出了一种非对称HALO掺杂栅交叠轻掺杂漏围栅MOSFET新结构.通过在圆柱坐标系中精确求解三段连续的泊松方程,推导出新结构的沟道静电势、阈值电压以及亚阈值电流的解析模型.结果表明,新结构可有效抑制短沟道效应和热载流子效应,并具有较小的关态电流.此外,分析还表明栅交叠区的掺杂浓度对器件的亚阈值电流几乎没有影响,而栅电极功函数对亚阈值电流的影响较大.解析模型结果和三维数值仿真工具ISE所得结果高度符合. 展开更多
关键词 非对称HALO掺杂 栅交叠轻掺杂漏 围栅MOSFET 解析模型
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金属诱导单一方向横向晶化薄膜晶体管以及栅控型轻掺杂漏极结构的研究 被引量:2
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作者 孟志国 吴春亚 +3 位作者 李娟 熊绍珍 郭海成 王文 《物理学报》 SCIE EI CAS CSCD 北大核心 2005年第7期3363-3369,共7页
提出了一种低温金属单向诱导横向晶化的多晶硅薄膜晶体管(LT_MIUCpoly_SiTFT)的技术.使用该技术可在大面积廉价玻璃衬底上制备出高迁移率、低漏电电流、具有较好均匀性的多晶硅器件.在进一步的研究中,设计了一种新型的栅控轻掺杂漏区(GM... 提出了一种低温金属单向诱导横向晶化的多晶硅薄膜晶体管(LT_MIUCpoly_SiTFT)的技术.使用该技术可在大面积廉价玻璃衬底上制备出高迁移率、低漏电电流、具有较好均匀性的多晶硅器件.在进一步的研究中,设计了一种新型的栅控轻掺杂漏区(GM_LDD)结构,有效地解决了在较高源漏电压下的栅诱导漏电问题.使得LT_MIUC poly_SiTFT更适用于高质量的有源矩阵显示器. 展开更多
关键词 轻掺杂漏 金属诱导 结构 栅控 晶化 多晶硅薄膜晶体管 有源矩阵显示器 玻璃衬底 漏电电流 poly 迁移率 硅器件 均匀性 TFT 技术 Si
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