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基于CMOS工艺的AES高速接口电路设计
被引量：
1
1
作者
施佺
孙玲
陈海进
《电子器件》
CAS
2004年第3期413-415,396,共4页
为提高 AES加密电路的数据吞吐量 ,采用 0 .6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流 ,经过串并转换后 ,输出 1 2 8路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积 。
关键词
先进加密标准
串并转换
版图
cmos
互补逻辑
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职称材料
基于CMOS工艺的中小规模数字集成电路设计浅析
被引量：
1
2
作者
孙玲
陈海进
《南通工学院学报（自然科学版）》
2004年第1期70-72,共3页
CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补...
CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法,介绍了设计数字集成电路版图布局布线的几点体会。
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关键词
cmos
工艺
中小规模数字集成电路
电路设计
硅集成电路
cmos
互补逻辑
版图
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职称材料
0.6μm CMOS工艺串行接口电路设计
3
作者
孙玲
陈海进
《南通工学院学报（自然科学版）》
2004年第4期91-93,共3页
采用0.6 μm CMOS工艺设计了AES加密模块的串行接口单元电路,提高了AES加密芯片的数据吞吐量。 基于CMOS互补逻辑的电路结构降低了的功耗,实现了与核心电路的电平匹配。全定制的设计方法优化了电路性 能和版图面积,提高了设计可靠性,降...
采用0.6 μm CMOS工艺设计了AES加密模块的串行接口单元电路,提高了AES加密芯片的数据吞吐量。 基于CMOS互补逻辑的电路结构降低了的功耗,实现了与核心电路的电平匹配。全定制的设计方法优化了电路性 能和版图面积,提高了设计可靠性,降低了研究成本。
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关键词
cmos
工艺
cmos
互补逻辑
电路设计
串行接口
电平
单元电路
数据吞吐量
加密
AES
全定制
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职称材料
低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计
被引量：
2
4
作者
潘敏
冯军
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2013年第2期274-278,共5页
为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由...
为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.
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关键词
分接器
低功耗
动态
cmos
逻辑
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职称材料
A New Full-Adder Based on Majority Function and Standard Gates
5
作者
Mojtabavi Naeini Mahshid
Navi Keivan
《通讯和计算机（中英文版）》
2010年第5期1-7,共7页
关键词
全加器
标准
超大规模集成电路
互补金属氧化物半导体
函数
cmos
工艺
HSPICE
改进设计
下载PDF
职称材料
题名
基于CMOS工艺的AES高速接口电路设计
被引量：
1
1
作者
施佺
孙玲
陈海进
机构
南通大学江苏省专用集成电路设计重点实验室
出处
《电子器件》
CAS
2004年第3期413-415,396,共4页
基金
南通工学院自然科学基金资助项目 (院自 2 0 0 3 40 )
文摘
为提高 AES加密电路的数据吞吐量 ,采用 0 .6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流 ,经过串并转换后 ,输出 1 2 8路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积 。
关键词
先进加密标准
串并转换
版图
cmos
互补逻辑
Keywords
advanced
encryption
standard
serial-to-parallel
layout
cmos
complementary
logic
分类号
TM855 [电气工程—高电压与绝缘技术]
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职称材料
题名
基于CMOS工艺的中小规模数字集成电路设计浅析
被引量：
1
2
作者
孙玲
陈海进
机构
南通工学院江苏省重点实验室-专用集成电路设计
出处
《南通工学院学报（自然科学版）》
2004年第1期70-72,共3页
基金
南通工学院自然科学基金项目(200235)
文摘
CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是,为了减少版图面积,节约成本,中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。文章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法,介绍了设计数字集成电路版图布局布线的几点体会。
关键词
cmos
工艺
中小规模数字集成电路
电路设计
硅集成电路
cmos
互补逻辑
版图
Keywords
silicon
integrated
circuit
digital
circuit
cmos
complementary
logic
layout
分类号
TN431.2 [电子电信—微电子学与固体电子学]
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职称材料
题名
0.6μm CMOS工艺串行接口电路设计
3
作者
孙玲
陈海进
机构
南通大学
出处
《南通工学院学报（自然科学版）》
2004年第4期91-93,共3页
基金
南通工学院自然科学基金资助项目(院自200340)
文摘
采用0.6 μm CMOS工艺设计了AES加密模块的串行接口单元电路,提高了AES加密芯片的数据吞吐量。 基于CMOS互补逻辑的电路结构降低了的功耗,实现了与核心电路的电平匹配。全定制的设计方法优化了电路性 能和版图面积,提高了设计可靠性,降低了研究成本。
关键词
cmos
工艺
cmos
互补逻辑
电路设计
串行接口
电平
单元电路
数据吞吐量
加密
AES
全定制
Keywords
serial
-
to
-
parallel
layout
cmos
complementary
logic
分类号
TP332 [自动化与计算机技术—计算机系统结构]
TP333 [自动化与计算机技术—计算机科学与技术]
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职称材料
题名
低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计
被引量：
2
4
作者
潘敏
冯军
机构
东南大学射频与光电集成电路研究所
合肥工业大学计算机与信息学院
出处
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2013年第2期274-278,共5页
基金
国家高技术研究发展计划(863计划)资助项目(2011AA10305)
国家国际科技合作资助项目(2011DFA11310)
文摘
为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.
关键词
分接器
低功耗
动态
cmos
逻辑
Keywords
demultiplexer
low
power
dynamic
cmos
（
complementary
metal
oxide
semiconductor）
logic
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
A New Full-Adder Based on Majority Function and Standard Gates
5
作者
Mojtabavi Naeini Mahshid
Navi Keivan
机构
Sciences and Researches Branch of Islamic Azad University
Faculty of Electrical and Computer Engineering
出处
《通讯和计算机（中英文版）》
2010年第5期1-7,共7页
关键词
全加器
标准
超大规模集成电路
互补金属氧化物半导体
函数
cmos
工艺
HSPICE
改进设计
Keywords
Full
adder,
majority
function,
standard
gates,
low-power
design,
computer
arithmetic,
cmos
（
complementary
Metal
Oxide
Semiconductor）,
logic
gates.
分类号
TP212 [自动化与计算机技术—检测技术与自动化装置]
TN431.2 [自动化与计算机技术—控制科学与工程]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于CMOS工艺的AES高速接口电路设计
施佺
孙玲
陈海进
《电子器件》
CAS
2004
1
下载PDF
职称材料
2
基于CMOS工艺的中小规模数字集成电路设计浅析
孙玲
陈海进
《南通工学院学报（自然科学版）》
2004
1
下载PDF
职称材料
3
0.6μm CMOS工艺串行接口电路设计
孙玲
陈海进
《南通工学院学报（自然科学版）》
2004
0
下载PDF
职称材料
4
低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计
潘敏
冯军
《东南大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2013
2
下载PDF
职称材料
5
A New Full-Adder Based on Majority Function and Standard Gates
Mojtabavi Naeini Mahshid
Navi Keivan
《通讯和计算机（中英文版）》
2010
0
下载PDF
职称材料
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