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一种使用纠错技术的8B/10B编码器设计
被引量：
3
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作者
王方
万书芹
周璐
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016年第4期332-337,共6页
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实...
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。
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关键词
(7
4
)
bch
8B/10B
并行编码
游程值
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职称材料
题名
一种使用纠错技术的8B/10B编码器设计
被引量：
3
1
作者
王方
万书芹
周璐
机构
中国电子科技集团公司第五十八研究所
江南大学
出处
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016年第4期332-337,共6页
基金
333高层次人才培养工程专项资助(2007124)
广东省部产学研合作引导项目资助(2009B090300416)
文摘
针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。
关键词
(7
4
)
bch
8B/10B
并行编码
游程值
Keywords
(7,
4
)
bch
8B/10B
parallel encoder
running disparity(RD)
分类号
TN762 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
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1
一种使用纠错技术的8B/10B编码器设计
王方
万书芹
周璐
《固体电子学研究与进展》
CAS
CSCD
北大核心
2016
3
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