并联型有源电力滤波器设计及并网冲击电流的抑制 被引量：11

1

作者 张亮 蔡旭 张东 《电机与控制学报》 EI CSCD 北大核心 2010年第3期39-44,共6页

以LCL型三相三线制并联型有源电力滤波器为研究对象,分析和建立其在d-q坐标系下的数学模型,根据瞬时无功理论,设计了一套全数字化谐波提取及补偿算法。在推导了并网冲击电流和投入时刻关系的基础上,提出一种直流侧电压分段函数控制和装... 以LCL型三相三线制并联型有源电力滤波器为研究对象,分析和建立其在d-q坐标系下的数学模型,根据瞬时无功理论,设计了一套全数字化谐波提取及补偿算法。在推导了并网冲击电流和投入时刻关系的基础上,提出一种直流侧电压分段函数控制和装置最佳点投入电网补偿的柔性并网方案,并为确保算法能够实时运行,开发了一套基于浮点型DSP TMS320F28335和定点型DSP TMS320F2812的双CPU控制系统。经50kVA样机实验结果验证:双CPU控制系统和全数字化补偿算法保障了装置的实时性和补偿效果,柔性并网方案有效地抑制了冲击电流。 展开更多

关键词 有源电力滤波器 谐波提取 瞬时无功理论 柔性并网 浮点处理器

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NRS FPU中浮点乘、除运算的合并设计 被引量：2

2

作者 王迎春 高德远 +1 位作者 樊晓桠 牟澄宇 《计算机研究与发展》 EI CSCD 北大核心 2000年第3期313-318,共6页

ＮＲＳ ＦＰＵ是西北工业大学航空微电子中心研制的具有自主版权的协处理器．文中面向嵌入式应用描述了 ＮＲＳ ＦＰＵ通用路径下浮点乘、除的合并设计．主要讨论了迭代计数器、除索引寄存器与乘数寄存器的合用、ＢＯＯＴＨ译码逻辑与... ＮＲＳ ＦＰＵ是西北工业大学航空微电子中心研制的具有自主版权的协处理器．文中面向嵌入式应用描述了 ＮＲＳ ＦＰＵ通用路径下浮点乘、除的合并设计．主要讨论了迭代计数器、除索引寄存器与乘数寄存器的合用、ＢＯＯＴＨ译码逻辑与除法的查找表结合、以及数据缩放与移位部件的共用．并结合具体实现，对浮点除算法中实现较复杂的商位产生算法进行了改进．与其它几种常见的处理器比较显示，ＮＲＳ ＦＰＵ规模小、速度高，是嵌入式应用的最佳选择． 展开更多

关键词 BOOTH 浮点处理器 FPU 浮点运算 设计

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基于RISC-V浮点指令集FPU的研究与设计 被引量：3

3

作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多

关键词 浮点处理器 RISC-V指令集 微处理器 IEEE 754-2008标准 逻辑综合

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快速浮点加法器设计研究 被引量：2

4

作者 戴澜 杨松华 《计算机测量与控制》 CSCD 2005年第2期186-188,共3页

浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究:采用了预测执行,并行运算技术。引用混合加法器,前导"1"检测采用快速的LOPV电路实现,混合加法器由输出选择电路对"+1ulp&... 浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究:采用了预测执行,并行运算技术。引用混合加法器,前导"1"检测采用快速的LOPV电路实现,混合加法器由输出选择电路对"+1ulp"操作进行合并,提高了运算速度,这些技术在双精度FPU和24位浮点DSP中应用得到了理想的效果。 展开更多

关键词 快速浮点加法器 设计 浮点处理器 路径划分 数据路径

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一种基于FPGA的高精度浮点运算处理器系统 被引量：1

5

作者 谢辉 《科技广场》 2008年第7期183-185,共3页

本文叙述了基于Spartan3型FPGA的流水线浮点处理器的设计。它是运用在设计流水线数据路径的新的控制器,这种设计提供了高水平的API和FPGA编程。控制器在处理器的设计中加上了多线程和网络,还有SIDM处理。FPGA实现高精度浮点运算是基于R... 本文叙述了基于Spartan3型FPGA的流水线浮点处理器的设计。它是运用在设计流水线数据路径的新的控制器,这种设计提供了高水平的API和FPGA编程。控制器在处理器的设计中加上了多线程和网络,还有SIDM处理。FPGA实现高精度浮点运算是基于RUMP算法的有效实现的基础上的,RUMP算法是计算两个向量的点乘,其精度和运用包括不标准素数的单精度操作的双精度处理器。基于FPGA的处理器的性能超过了浮点DSP机。本设计提供了对FPGA的浮点系统的真实估计。 展开更多

关键词 浮点处理器 高精度浮点运算 FPGA DSP

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大点数FFT在同构多核系统中的映射实现 被引量：2

6

作者 曲冬明 王晓蕾 +2 位作者 张多利 宋宇鲲 杜高明 《微电子学与计算机》 CSCD 北大核心 2018年第12期90-94,共5页

大点数FFT被广泛地应用于图像处理、雷达信号处理、卫星通信、生物医学等高吞吐、高实时性的应用中,同时,在过去几年中多核系统的发展一直是主流方向.高效、低资源消耗、且便于多核系统实现的大点数FFT映射方案极有研究价值.本文介绍一... 大点数FFT被广泛地应用于图像处理、雷达信号处理、卫星通信、生物医学等高吞吐、高实时性的应用中,同时,在过去几年中多核系统的发展一直是主流方向.高效、低资源消耗、且便于多核系统实现的大点数FFT映射方案极有研究价值.本文介绍一种在同构多核系统中实现大点数FFT的映射方案.该方案在片上存储消耗和资源运算节点(PE)的负载之间取得了很好的折中.本文采用了2维FFT原理和基2时间抽取(DIT)FFT方法将大点数FFT分成若干较小规模,同时送到多个资源运算节点(PE)中并行计算.为了减少处理器执行时间和编程任务量,本文巧妙的将每级蝶型运算的源数据和结果数据分别访问相同的存储区.同时,本文设计了一种流水线结构来实现多个大点数FFT计算,提高了运算的并行性. 展开更多

关键词 多核系统 浮点处理器 大点数FFT 映射方案 并行计算

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单双精度浮点除法器的实现 被引量：1

7

作者 王晨旭 朱世林 王新胜 《微处理机》 2009年第5期20-23,共4页

通过对除法算法的研究,采用三级流水并精选SRT的冗余区域,在不减少运算精度的条件下,简化硬件设计,用硬件描述语言(Verilog)实现了单精度和双精度浮点数除法运算模块,并使用随机测试矢量对除法器进行验证,结果与参考机比较误差不超过2-6... 通过对除法算法的研究,采用三级流水并精选SRT的冗余区域,在不减少运算精度的条件下,简化硬件设计,用硬件描述语言(Verilog)实现了单精度和双精度浮点数除法运算模块,并使用随机测试矢量对除法器进行验证,结果与参考机比较误差不超过2-64。如果采用SMIC0.18μmCMOS工艺库实现该设计,该除法单元在占用芯片面积为168173μm2的情况下工作频率可达约455MHz。 展开更多

关键词 三级流水 SRT算法 单双精度 浮点处理器

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SHARC处理器的起源和演进

8

作者 Paul Wheeler 《中国集成电路》 2009年第10期77-83,88,共8页

1 引言 说到要求超高性能的前沿应用，就不得不提起ADI公司的SHARC处理器。随着更高动态范围、更高性能和更低成本等市场压力的与日俱增，各种应用对浮点处理器的需求也在不断增加。本文将介绍第一款SHARC处理器背后的历史，并讨论其... 1 引言 说到要求超高性能的前沿应用，就不得不提起ADI公司的SHARC处理器。随着更高动态范围、更高性能和更低成本等市场压力的与日俱增，各种应用对浮点处理器的需求也在不断增加。本文将介绍第一款SHARC处理器背后的历史，并讨论其架构的创新，这使得这款处理器在18年的数字信号处理历史中一直处于领先的地位。 展开更多

关键词 SHARC处理器 演进 起源 数字信号处理 超高性能 ADI公司 浮点处理器 动态范围

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C6745DSP、C6747DSP及OMAP-L137应用处理器

9

《传感器世界》 2008年第12期48-49,共2页

TI全新的C6745DSP、C6747DSP以及OMAP—L137应用处理器均包含USB2．0／1．1、10／100以太网以及多媒体卡／安全数字（MMC／SD）外设，从而可确保开发人员能便捷地在设计方案中添加连接选项。此前，这些外设只有定点处理器才具备，浮点... TI全新的C6745DSP、C6747DSP以及OMAP—L137应用处理器均包含USB2．0／1．1、10／100以太网以及多媒体卡／安全数字（MMC／SD）外设，从而可确保开发人员能便捷地在设计方案中添加连接选项。此前，这些外设只有定点处理器才具备，浮点处理器只有通过独立组件才能实现这些外设功能，而多种应用都需要这些外设功能以满足高数据传输速度或网络／因特网访问的连接性要求。 展开更多

关键词 应用处理器 USB2.0 数据传输速度 浮点处理器 OMAP 多媒体卡 连接性 外设

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图形处理器中浮点除法器的设计与实现

10

作者 杜慧敏 刘天江 《西安邮电学院学报》 2013年第3期56-60,共5页

为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足,给出一种高速低功耗的浮点除法器设计方案。采用SRT算法,修改高阶除法器的复杂结构,结合On-the-fly转换法、SD表示法和常数比较法,降低时间延迟,以VerilogHDL语言对单精度... 为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足,给出一种高速低功耗的浮点除法器设计方案。采用SRT算法,修改高阶除法器的复杂结构,结合On-the-fly转换法、SD表示法和常数比较法,降低时间延迟,以VerilogHDL语言对单精度除法器进行实现。在基于FPGA构建的验证平台对除法器进行测试,测试结果表明该浮点除法器的性能满足了项目的要求,精度可达百万分之一。 展开更多

关键词 浮点处理器 SRT 单精度

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浮点处理器与并行处理结构的联合

11

作者 陈瑞芳 《科学技术译文集》 1993年第3期73-86,共14页

关键词 计算机 浮点处理器 并行处理

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32位浮点DSP综观

12

作者 章锦文 马远良 《微处理机》 1995年第3期1-3,共3页

本文着重介绍了32位浮点数字信号处理器的性能、种类及特点，对此类DSP进行了综述。

关键词 数字信号处理器 浮点处理器 DSP

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Sun Blade 1000工作站——Sun网络时代新理念的代言人

13

作者 岳亭林 《计算机辅助设计与制造》 2000年第12期79-80,共2页

关键词 工作站 SunBlade1000 兼容性 浮点处理器

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基于FPGA的卫星导航抗干扰处理器设计 被引量：4

14

作者 王达伟 李加琪 +1 位作者 吴嗣亮 王菊 《北京理工大学学报》 EI CAS CSCD 北大核心 2014年第3期299-303,共5页

为在现场可编程门阵列(FPGA)内实现整个数字抗干扰系统的功能,需要复用片内资源,设计了一种复浮点处理器(complex floating point processing unit,CFPU),简化了抗干扰算法在FPGA内实现的资源复用策略,使用了较少的硬件资源,解决了硬件... 为在现场可编程门阵列(FPGA)内实现整个数字抗干扰系统的功能,需要复用片内资源,设计了一种复浮点处理器(complex floating point processing unit,CFPU),简化了抗干扰算法在FPGA内实现的资源复用策略,使用了较少的硬件资源,解决了硬件资源紧张问题.仿真结果表明,当求解同一方程时,CFPU和TMS320C6713的单精度计算结果仅有微小差别,92MHz和176MHz的CFPU相对于200MHz工作频率的TMS320C6713分别有53.5和78.0倍的计算速度.室外实测抗干扰处理器有很好的抗干扰能力. 展开更多

关键词 卫星导航 抗干扰 复浮点处理器 流水线

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FGL-3000C型发变组故障录波器应用探讨

15

作者 陈斯斯 徐明虎 于霁 《中国高新技术企业》 2016年第13期56-57,共2页

《国家电网公司十八项反措》5.16条指出:200MW及以上容量发电机必须装设发变组专用故障录波器,并且保证装置的可靠性和稳定性。文章分解了FGL-3000C型录波装置的硬件结构,其数据采集单元以高速浮点处理器TMS320C6713为运算核心,以CPLD... 《国家电网公司十八项反措》5.16条指出:200MW及以上容量发电机必须装设发变组专用故障录波器,并且保证装置的可靠性和稳定性。文章分解了FGL-3000C型录波装置的硬件结构,其数据采集单元以高速浮点处理器TMS320C6713为运算核心,以CPLD为控制和逻辑核心;介绍了该装置的软件配置,软件界面操作简单,可按照需要进行各种故障分析。 展开更多

关键词 故障录波器 发变组 录波装置 采集单元 高速浮点处理器

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基于FPGA的32位浮点FFT处理器的设计 被引量：9

16

作者 赵忠武 陈禾 韩月秋 《电讯技术》 北大核心 2003年第6期73-77,共5页

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的... 介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。 展开更多

关键词 FPGA 蝶形运算单元 快速傅里叶变换 浮点FFT处理器 分级流水 可编程门阵列

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基于高性能浮点乘累加器的浮点协处理器设计 被引量：1

17

作者 邹翠 谢憬 谢鑫君 《信息技术》 2014年第7期121-124,共4页

复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力... 复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力、减少硬件开销等关键技术。实验结果显示向量浮点协处理器运算周期减少40%以上。 展开更多

关键词 浮点运算 浮点乘累加(FPMAC) 批量运算 浮点协处理器

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一种32位浮点数字信号处理器(DSPs)的外设模型设计 被引量：2

18

作者 李昀 韩月秋 《北京理工大学学报》 EI CAS CSCD 北大核心 2004年第5期431-434,共4页

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器... 提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点. 展开更多

关键词 浮点DSP处理器 外设模型设计 VHDL

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浮点协处理器设计及其在电力电子数字控制平台中的应用 被引量：1

19

作者 胡海兵 吕征宇 钱照明 《中国电机工程学报》 EI CSCD 北大核心 2008年第3期29-34,共6页

由于定点数字信号处理器(digitalsignalprocessor,DSP)存在字长效应和运算能力不足的问题,在一些电力电子应用场合不得不采用浮点DSP。为了解决定点DSP的电力电子数字控制平台的计算瓶颈问题,该文提出了用现场可编程逻辑阵列配置浮点协... 由于定点数字信号处理器(digitalsignalprocessor,DSP)存在字长效应和运算能力不足的问题,在一些电力电子应用场合不得不采用浮点DSP。为了解决定点DSP的电力电子数字控制平台的计算瓶颈问题,该文提出了用现场可编程逻辑阵列配置浮点协处理器的方法来提升平台的计算能力。该文给出了浮点运算单元的详细设计过程,并提出了一种更为简单的浮点除法算法实现方法,该算法的误差分析表明:最大绝对值误差不超过2个最小位。仿真和实验验证该浮点协处理器的运算速度可达2.5千万次浮点运算。用快速傅里叶变换算法测试运算效率的实验表明:浮点协处理器的运算效率比DSP算法运算效率快5倍之多。 展开更多

关键词 浮点协处理器 现场可编程逻辑阵列 电力电子 数字平台 快速傅里叶变换

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轻松、安全地安装主板

20

作者 Jim 《个人电脑》 2003年第8期185-188,共4页

关键词 CPU 微处理器 主板 安装 计算机 浮点协处理器 内存模块

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