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超深亚微米与纳米级标准单元的可制造性设计与验证技术
1
作者 张培勇 严晓浪 +1 位作者 史峥 高根生 《电路与系统学报》 CSCD 北大核心 2006年第5期57-60,56,共5页
当半导体工业进入到超深亚微米时代后,标准单元的设计面临着新的挑战。由于亚波长光刻的使用,图形转移质量将严重下降。在这种情况下,以集成电路的可制造性作为目标的“可制造性设计”方法在标准单元设计中变得至关重要。本文分析了超... 当半导体工业进入到超深亚微米时代后,标准单元的设计面临着新的挑战。由于亚波长光刻的使用,图形转移质量将严重下降。在这种情况下,以集成电路的可制造性作为目标的“可制造性设计”方法在标准单元设计中变得至关重要。本文分析了超深亚微米与纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题,提出了相应的新设计规则和解决方案,完成了实际90nm工艺下标准单元的可制造性设计工作。同时,文中提出了包括光刻模拟、测试电路组等技术在内的单元可制造性设计和验证的流程。 展开更多
关键词 标准单元设计 可制造性设计 标准单元验证
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降低STI效应的D触发器标准单元设计 被引量：1
2
作者 王鑫华 李斌 邹振杰 《计算机与网络》 2013年第24期61-64,共4页
在深亚微米集成电路中,浅槽隔离(STI)效应会影响电路的性能。将NMOS管的源极有源区长度增大后,STI效应的影响会减小,D触发器的功耗延迟积也会随之减小。TCAD器件仿真同时显示,这种减小不是无限度的。这是因为STI隔离存在非理性因素,随着... 在深亚微米集成电路中,浅槽隔离(STI)效应会影响电路的性能。将NMOS管的源极有源区长度增大后,STI效应的影响会减小,D触发器的功耗延迟积也会随之减小。TCAD器件仿真同时显示,这种减小不是无限度的。这是因为STI隔离存在非理性因素,随着STI宽度减小,器件之间的漏电流也会增大。对减小STI效应的D触发器电路进行了仿真,增加NMOS有源区长度0.1?m时,其功耗延迟积比原来降低了3%。利用建库工具将D触发器的时序和功耗等信息抽取成库文件,可供数字电路综合时调用,将其做成标准单元后,加入到SMIC65nmCMOS库中可以应用于低功耗的半定制数字集成电路设计。 展开更多
关键词 浅槽隔离 功耗延迟积 标准单元设计 迁移率 版图设计
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一种使用相位合成结构的多相位输出全数字DLL电路
3
作者 孙昊鑫 洪钦智 +1 位作者 管武 梁利平 《中国科学院大学学报（中英文）》 CSCD 北大核心 2022年第2期283-288,共6页
针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS... 针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。 展开更多
关键词 全数字延迟锁相环 相位合成模块 基于标准单元设计 小面积 低功耗
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一种适用于标准单元设计的缓冲器插入及布线算法
4
作者 任杰 毛军发 李晓春 《微电子学》 CAS CSCD 北大核心 2005年第3期286-289,共4页
在考虑标准单元设计方法特点的基础上,提出了一种针对互连线时延优化的缓冲器插入及布线算法。该算法考虑标准单元设计中的缓冲器插入区域限制,在布线的同时插入缓冲器,能有效实现单路径时延最小化。
关键词 缓冲器 互连线时延 标准单元设计方法 布线
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40nm工艺下反向窄沟道效应对VLSI电路设计的影响 被引量：1
5
作者 郑凯磊 贺光辉 《微电子学与计算机》 CSCD 北大核心 2014年第4期100-102,107,共4页
反向窄沟道效应(INWE)是纳米级工艺下较为明显的版图效应,它使MOS管阈值电压Vth随着OD(扩散区)宽度的下降而下降,由此使得饱和电流Idsat提高并最终影响器件的速度.重点阐述了产生INWE的原因,同时将INWE考虑在标准单元库的设计当中.以TSM... 反向窄沟道效应(INWE)是纳米级工艺下较为明显的版图效应,它使MOS管阈值电压Vth随着OD(扩散区)宽度的下降而下降,由此使得饱和电流Idsat提高并最终影响器件的速度.重点阐述了产生INWE的原因,同时将INWE考虑在标准单元库的设计当中.以TSMC N40LP 12T标准单元库为基础,根据INWE现象重新对电路结构(Circuit Structure)和版图(Layout)进行设计,最终能够在原有版图面积下整体性能提升5%以上,整体功耗升高控制在2%以内,从而得到有着更好PPA(Power Performance Area)指标的标准单元库器件. 展开更多
关键词 反向窄沟道效应 器件物理特性 标准单元库设计 版图设计
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