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一种数字后端设计DFT的方法分析
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作者 叶琳娜 高大伟 +1 位作者 熊瑛 易丹 《集成电路应用》 2024年第3期4-5,共2页
阐述可测试性设计(DFT)的特点。分析一种ASIC设计中DFT的方法,包括定义扫描链、定义测试信号、提取扫描链、写入测试协议,使设计人员可以优化最终芯片制造的功耗、面积和时序。
关键词 集成电路设计 数字后端 DFT ASIC设计
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统计学在数字电路后端时序分析中的应用
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作者 杨虹 王鲁 《数字技术与应用》 2013年第12期64-66,共3页
随着半导体工艺技术的不断进步,芯片制造中的工艺变量,越来越难以控制。于是,数字电路后端设计对时序分析提出了更多的要求。越来越多的进程、电源电压、温度(PVT)等工艺角(corner)传统的静态时序分析方法(STA)变得越来越难以精确地估... 随着半导体工艺技术的不断进步,芯片制造中的工艺变量,越来越难以控制。于是,数字电路后端设计对时序分析提出了更多的要求。越来越多的进程、电源电压、温度(PVT)等工艺角(corner)传统的静态时序分析方法(STA)变得越来越难以精确地估计制程变异(variation)对于设计性能的影响。在本文中,将会介绍一种新的基于统计学的时序分析方法:Statistical Static Timing Analysis(SSTA)。通过一组附加的数据:精确的制程变异描述文件、统计学标准的库文件,SSTA有望在未来取代传统的静态时序分析方法,从而更好的驾驭越来越先进的半导体工艺技术,以及千万门级高速芯片的设计要求。 展开更多
关键词 数字后端 统计学 静态时序分析
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一种用于跨平台数字后端流程中电压降违例修复的高效自动方法
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作者 余金金 《中国集成电路》 2020年第7期29-34,共6页
由于半导体芯片设计已经到了纳米量级,单位面积内的标准单元越来越密集。这个可以不断提升芯片的集成度,但同时也让单位面积内的电流密度或者说单位面积的功耗密度不断增加。这就需要数字后端工程师需要在电路设计中考虑电源网络和功耗... 由于半导体芯片设计已经到了纳米量级,单位面积内的标准单元越来越密集。这个可以不断提升芯片的集成度,但同时也让单位面积内的电流密度或者说单位面积的功耗密度不断增加。这就需要数字后端工程师需要在电路设计中考虑电源网络和功耗问题,目的是不要出现过大的压降。目前行业内对最终电压降的违例大多是通过手动修复的方式。这种方式的效率非常低。布局布线工具如cadence的innovus也提供了自动修复的流程。但是默认流程的修复效果不能在最终的签核(signoff)工具中得到验证。这是由于行业内大多设计公司采用了Synopsys的Starrc和PrimeTime作为signoff的工具。而这两个工具对RC参数和时序的算法与Cadence的工具不一致。这就会造成innovus内部看到的电压降情况与voltus signoff的不一致。从而达不到针对性的修复。本文基于行业内流行的跨平台数字后端流程,将signoff阶段的RC和时序数据加载到innovus当中,让innovus看到了和signoff同样的电压降情况,从而做到了自动又高效的电压降违例修复。 展开更多
关键词 电压降 innovus voltus 数字后端 违例修复
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TIADC高速数据捕获和时间失配补偿的FPGA实现 被引量:6
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作者 张尚良 邹月娴 《数据采集与处理》 CSCD 北大核心 2011年第5期601-608,共8页
时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战。本文针对上述技术难题,利用FPGA和SoPC技术特点,着重... 时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战。本文针对上述技术难题,利用FPGA和SoPC技术特点,着重开展模块化TIADC通用数字后端系统设计技术研究。分别实现了对TIADC系统模拟前端多通道分时交替高速输出数据的实时捕获、多通道拉格朗日时间失配实时数字后补偿、数据的存储及传输等功能。分析表明,本文提出的数字后端系统设计方案具有良好的通用性,其模块化特性易于拓展并适用于不同的TIADC系统架构。测试结果表明本文实现的4*80MS/s12bit TIADC数字后端系统工作稳定,采用6阶拉格朗日插值滤波器使系统获得了平均25dB的SFDR性能提高。 展开更多
关键词 时间交替并行采样 时间失配 数字后补偿 TIADC数字后端系统
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基于Innovus的局部高密度布局规避方法
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作者 李应利 王淑芬 《电子与封装》 2024年第1期40-44,共5页
标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序... 标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。 展开更多
关键词 数字后端设计 Innovus 局部高密度标准单元 时序优化
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基于后端流程的层次化物理设计方法的研究 被引量:2
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作者 王洁茹 宋庆文 《电子测试》 2022年第8期9-11,共3页
本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的... 本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的各个阶段并实现最终的时序收敛。通过对两种物理设计方法的设计总耗时的比较,说明了层次化物理设计在缩短设计周期上有明显优势。 展开更多
关键词 集成电路 数字后端设计 层次化物理设计 展平式物理设计
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一种减少金属层数的芯片物理设计方法 被引量:1
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作者 刘金禾 林平分 《科技信息》 2012年第11期66-66,18,共2页
数字后端物理版图设计是整个芯片设计的关键一步,而减少设计时所用的金属层数是IC行业中缩减芯片成本的一个重要措施。本文以SMIC0.18μm工艺下一款SmartCard芯片的实际设计方案为例,首先分析了金属层数与成本的关系,之后分析其可行性,... 数字后端物理版图设计是整个芯片设计的关键一步,而减少设计时所用的金属层数是IC行业中缩减芯片成本的一个重要措施。本文以SMIC0.18μm工艺下一款SmartCard芯片的实际设计方案为例,首先分析了金属层数与成本的关系,之后分析其可行性,并提出了具体的布局布线方案,最终以成功的流片结果论证了该减少金属层数设计方案的可行性。 展开更多
关键词 IC数字后端 金属层数 版图设计
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基于冗余子级的流水线ADC校准技术
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作者 燕振华 李斌 吴朝晖 《微电子学》 CAS CSCD 北大核心 2016年第5期595-598,共4页
提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问... 提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96dB提高到15.32位和99.55dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62dB,初步验证了该校准算法的可行性。 展开更多
关键词 自适应LMS算法 冗余子级 数字后端校准 流水线ADC
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基于130nm工艺的Uart IP数字后端设计
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作者 胡宇航 刘霞 +1 位作者 陈超 王丽丽 《集成电路通讯》 2015年第1期13-17,共5页
数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计,该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络,电压降仅为1.03%... 数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计,该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络,电压降仅为1.03%,完成了对三级时钟树的综合设计,时钟树的全局偏差仅为0.06381纳秒,每个过程之后都对时序、拥塞、设计规则违反进行评估,以满足设计要求。 展开更多
关键词 UART 数字后端设计 时钟树 布局布线
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基于ROACH的Zoom-PFB设计与实现
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作者 吴俊霖 金乘进 +3 位作者 朱岩 岳友岭 甘恒谦 赵欣 《天文研究与技术》 CSCD 2015年第4期473-479,共7页
简述了基于ROACH和Xilinx System Generator平台的接收机数字后端系统的设计与实现。介绍了Zoom-PFB算法原理,讨论了该算法的核心部分低通滤波和抽取的现场可编程门阵列(Field-Programmable Gate Array,FPGA)实现。针对谱线观测局部高... 简述了基于ROACH和Xilinx System Generator平台的接收机数字后端系统的设计与实现。介绍了Zoom-PFB算法原理,讨论了该算法的核心部分低通滤波和抽取的现场可编程门阵列(Field-Programmable Gate Array,FPGA)实现。针对谱线观测局部高精度分辨率的需要,给出了将400 MHz带宽分为带宽25 MHz的16个通道,对其中任一通道做通道数为6 k、频率分辨率为4 k Hz的频谱细化系统的具体设计方案。在实验室条件下,对该数字后端的性能进行了分析和测试,并以4.5 m口径X/Y结构天线进行银道面中性氢谱线观测检验其应用效果,验证了方案的可行性。 展开更多
关键词 Zoom-FPB ROACH XILINX SYSTEM GENERATOR 接收机数字后端
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无线内窥镜系统胶囊内数字芯片的后端设计 被引量:1
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作者 蔺蓉 李国林 +4 位作者 李冬梅 李晓雯 陈新凯 谢翔 王志华 《微电子学与计算机》 CSCD 北大核心 2007年第4期8-11,共4页
无线内窥镜系统胶囊内的低功耗数字集成电路的设计,是整个系统设计的关键。文中给出了利用后端设计的EDA工具对无线内窥镜系统胶囊内数字集成电路进行物理实现的过程。
关键词 无线内窥镜 数字电路后端设计 布局布线 Astro
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