32位稀疏树加法器的设计改进与实现 被引量：2

1

作者 路卢 彭思龙 《微电子学与计算机》 CSCD 北大核心 2007年第12期24-28,共5页

提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位... 提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位结构的运算特性。采用该改进算子的32位稀疏树加法器可以并行地产生进位输入分别为0和1时的一对"和"输出,并可根据需要选择输出相应的结果。在1.2V130nm典型CMOS工艺条件下,经由HSPICE仿真,改进的32位稀疏树加法器的关键路径延迟为10.8FO4。结果表明,该加法器在运算能力得到扩充的同时,在运算速度方面也具有一定优势。 展开更多

关键词 稀疏树 并行前缀 加法器

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模2^n-2^k-1加法器高效VLSI设计与实现 被引量：1

2

作者 马上 叶燕龙 胡剑浩 《微电子学与计算机》 CSCD 北大核心 2010年第10期1-7,共7页

模加法器是余数系统(Residue Number System,RNS)的基本运算单元,2n-2k-1形式的余数基易于构建大动态范围和具有优良复杂度平衡性的多通道余数基.基于前缀运算和进位修正算法提出了一类新的模2n-2k-1加法通用算法及其VLSI实现结构.该算... 模加法器是余数系统(Residue Number System,RNS)的基本运算单元,2n-2k-1形式的余数基易于构建大动态范围和具有优良复杂度平衡性的多通道余数基.基于前缀运算和进位修正算法提出了一类新的模2n-2k-1加法通用算法及其VLSI实现结构.该算法消除了重复的进位信息计算,且可采用任意已有的前缀运算结构.与同类型模加法器的分析对比结果表明,提出的模2n-2k-1加法器具有优良的"面积×时延"特性. 展开更多

关键词 余数系统 模加法器 并行前缀 进位修正 超大规模集成电路

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序列比对算法的并行化研究与应用 被引量：1

3

作者 张福祥 周金玲 《潍坊学院学报》 2008年第4期85-87,共3页

针对生物信息序列比对的动态规划算法介绍了基于并行前缀的比对算法和并行化思路。

关键词 序列 比对 算法 并行前缀

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支持短向量的32位快速加法器设计

4

作者 刘学政 张盛兵 黄小平 《微电子学与计算机》 CSCD 北大核心 2010年第9期40-44,共5页

研究和设计了一种面向多媒体应用的32位短向量快速加法器,该加法器以SK型并行前缀加法器为基础,通过有效控制进位链,实现了同时执行4个基于字节的加法,或者2个基于半字的加法,或者1个基于字的加法,或者1个基于单精度浮点数的比较运算.... 研究和设计了一种面向多媒体应用的32位短向量快速加法器,该加法器以SK型并行前缀加法器为基础,通过有效控制进位链,实现了同时执行4个基于字节的加法,或者2个基于半字的加法,或者1个基于字的加法,或者1个基于单精度浮点数的比较运算.综合结果表明,此设计方法同传统的设计方法相比,电路面积接近,时序提高了10%,总体性能较优. 展开更多

关键词 短向量 加法器 并行前缀 进位链 时序

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条件推测性十进制加法器的优化设计

5

作者 崔晓平 王书敏 +1 位作者 刘伟强 董文雯 《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行... 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。 展开更多

关键词 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器

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并行前缀加法器的研究与实现 被引量：6

6

作者 靳战鹏 沈绪榜 罗旻 《微电子学与计算机》 CSCD 北大核心 2005年第12期92-95,共4页

随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高。当VLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用。文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不... 随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高。当VLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用。文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不同数据宽度的情况下进行性能比较,根据深亚微米下金属互连线对加法器性能的影响,挑选出适合深亚微米工艺的加法器结构。 展开更多

关键词 并行前缀加法器 KS结构 LF结构 BK结构

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一种改进的基于Kogge-Stone结构的并行前缀加法器 被引量：3

7

作者 赵翠华 娄冕 +1 位作者 张洵颖 沈绪榜 《微电子学与计算机》 CSCD 北大核心 2011年第2期47-50,共4页

基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.

关键词 并行前缀算法 Kogge-Stone结构 并行前缀加法器

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一种快速浮点加法器的设计与优化方法 被引量：1

8

作者 刘哲 付宇卓 《微电子学与计算机》 CSCD 北大核心 2004年第12期210-213,共4页

本文提出了一种快速单精度浮点加法器的设计方法,重点介绍了该浮点加法器所采用的各种优化技术,如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等,使得该浮点加法器的频率能够达到300MHz,能在高性能浮点... 本文提出了一种快速单精度浮点加法器的设计方法,重点介绍了该浮点加法器所采用的各种优化技术,如双数据通道划分、3级流水线结构、PN编码、简化的四舍五入模式及并行前缀加法器等,使得该浮点加法器的频率能够达到300MHz,能在高性能浮点DSP中得到很好的应用。 展开更多

关键词 浮点加法器 PN编码 四舍五入 并行前缀加法器

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Sklansky并行前缀加法器的优化设计 被引量：3

9

作者 王晓泾 崔晓平 王大宇 《微电子学与计算机》 CSCD 北大核心 2013年第1期97-99,共3页

Sklansky结构是并行前缀加法器中一种典型的结构,但其过大扇出引起的延时增加使得对它的使用受到了限制.本文针对该问题提出了一种优化方法,它通过增加相同进位单元使得扇出系数最大为2.在Synopsys公司综合工具Design Compiler上的综合... Sklansky结构是并行前缀加法器中一种典型的结构,但其过大扇出引起的延时增加使得对它的使用受到了限制.本文针对该问题提出了一种优化方法,它通过增加相同进位单元使得扇出系数最大为2.在Synopsys公司综合工具Design Compiler上的综合结果显示,该方法在增加极小的面积的情况下使得Sklansky结构的延时降低了至少14.5%. 展开更多

关键词 并行前缀加法器 Sklansky结构 扇出 延时

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高速32位伪随机数发生器电路设计 被引量：1

10

作者 夏宏 曲英杰 周志伟 《计算机工程与应用》 CSCD 北大核心 2001年第15期146-148,172,共4页

文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性，提出了特定的32位×16位乘法器以及模231－1加法器实现方案，使电... 文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性，提出了特定的32位×16位乘法器以及模231－1加法器实现方案，使电路的速度得以提高，规模得以减小。整个电路设计采用VHDL语言描述，并通过了逻辑仿真验证。文章同时介绍了一般乘法器以及并行前缀模2n－1加法器的设计原理。 展开更多

关键词 乘法器 并行前缀加法器 伪随机数发生器 电路设计

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54位高速冗余二进制乘法器的设计 被引量：2

11

作者 崔晓平 高鹏辉 +2 位作者 尹洁珺 丁晶 李启 《微电子学与计算机》 CSCD 北大核心 2014年第4期140-143,共4页

冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程... 冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程,并利用并行前缀/进位选择混合加法器对RB-NB转换器进行优化设计.采用Verilog HDL对乘法器进行描述,并在ModelSim平台上进行仿真验证,在SMIC 0.18mm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行综合,得到54bRB乘法器的延时可达到3.97ns,面积是409 293mm2. 展开更多

关键词 冗余二进制乘法器 布斯编码 部分积 并行前缀加法器

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一种稀疏树加法器及结构设计 被引量：2

12

作者 王骞 丁铁夫 《电子器件》 CAS 2005年第2期312-314,共3页

提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加... 提出了一种稀疏树加法器,该加法器基于并行前缀加法器,以预处理和后处理阶段的面积和延迟换取并行前缀进位阶段的面积和延迟,可针对大多数并行前缀加法器进行改进,在较长操作数相加时可节省面积同时减小关键路径延迟。以几种并行前缀加法器Sklansky、Brent-Kung、Kogge-Stone和Han-Carlson为例,对他们的面积和延迟进行了理论分析。在本文的最后用硬件描述语言实现了Sklansky加法器。 展开更多

关键词 加法器 并行前缀加法器 稀疏树加法器

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基于Sklansky结构的24位并行前缀加法器的设计与实现 被引量：1

13

作者 姚若河 马廷俊 苏少妍 《现代电子技术》 北大核心 2015年第21期145-148,共4页

针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法... 针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法器,能有效提高运算速度。 展开更多

关键词 并行前缀加法器 Sklansky结构 优化延时 并行思想

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基于并行前缀结构的十进制加法器设计 被引量：1

14

作者 王书敏 崔晓平 《电子科技》 2016年第6期19-21,25,共4页

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充... 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。 展开更多

关键词 十进制加法 并行前缀结构 减6修正进位选择加法器

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基于Han-Carlson结构的加法器优化设计 被引量：1

15

作者 刘加东 李磊 《微电子学与计算机》 CSCD 北大核心 2017年第3期79-81,共3页

Han-Carlson结构是介于Kogge-Stone结构和Brent-Kung结构之间的一种并行前缀加法器,并且结合了两种结构的优势.基于Han-Carlson结构并行前缀加法器,对其结构特点进行研究分析,在延时和面积上进行折中选择,提出了一种优化方案,牺牲部分延... Han-Carlson结构是介于Kogge-Stone结构和Brent-Kung结构之间的一种并行前缀加法器,并且结合了两种结构的优势.基于Han-Carlson结构并行前缀加法器,对其结构特点进行研究分析,在延时和面积上进行折中选择,提出了一种优化方案,牺牲部分延时,减少使用面积以降低功耗.将其与未优化的Han-Carlson加法器以及混合加法器进行对比后表明,该优化方案成功减少了使用面积,降低了功耗. 展开更多

关键词 并行前缀加法器 Han-Carlson结构 优化 面积 功耗

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高性能64位并行前缀加法器全定制设计 被引量：1

16

作者 王仁平 何明华 +2 位作者 魏榕山 陈传东 戴惠明 《福州大学学报（自然科学版）》 CAS CSCD 北大核心 2011年第6期862-867,共6页

基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位... 基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半加器.该加法器全定制设计采用SMIC 0.18μm 1P4M CMOS工艺,版图面积为0.137 9mm2,在最坏情况下完成一次64位加法运算的时间为532.26 ps. 展开更多

关键词 并行前缀加法器 基4点操作 多米诺逻辑 欧拉路径算法

原文传递

一种Ling选择进位加法器

17

作者 田宇 周端 徐阳扬 《计算机工程》 CAS CSCD 北大核心 2009年第16期245-247,共3页

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复... 设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。 展开更多

关键词 Ling进位 并行前缀计算 超前进位加法器

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基于GPU并行的生物序列局部比对算法

18

作者 林敏 钟一文 林娟 《福建农林大学学报（自然科学版）》 CSCD 北大核心 2015年第4期442-448,共7页

对Smith-Waterman算法的计算公式进行了改进以适应GPU并行的特点,并提出新的基于BLOCK分块的并行前缀扫描法;通过UP-DOWN步骤、BLOCK间调整、Eij微调等步骤在O(logn)时间内计算出行中每一个元素的前缀最大值;最后将回溯过程置于GPU端,... 对Smith-Waterman算法的计算公式进行了改进以适应GPU并行的特点,并提出新的基于BLOCK分块的并行前缀扫描法;通过UP-DOWN步骤、BLOCK间调整、Eij微调等步骤在O(logn)时间内计算出行中每一个元素的前缀最大值;最后将回溯过程置于GPU端,避免了CPU与GPU间内存的拷贝.与传统的Smith-Waterman算法相比,该算法在低端的GPU平台性能提升90倍;与同样基于GPU的SWAT算法相比,性能也有较大的提升. 展开更多

关键词 SMITH-WATERMAN算法 并行前缀扫描 通用图形处理器 序列比对

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基于Verilog的并行前缀Ling型加法器的验证

19

作者 肖九思 张磊 《计算机与数字工程》 2008年第5期150-152,共3页

随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计... 随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计进行RTL级验证,并分析比较不同的验证方法。 展开更多

关键词 FPGA验证 并行前缀加法器 VERILOG语言 测试平台

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64位高性能冗余二进制—二进制数转换器的设计

20

作者 胡薇 崔晓平 陈鑫 《现代电子技术》 北大核心 2015年第10期103-106,110,共5页

冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法... 冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法器和并行前缀/进位选择混合加法器构成的冗余二进制-二进制数转换器。用Verilog HDL对该转换器进行描述,在Synopsys的VCS平台上进行仿真验证,在SMIC 45 nm的工艺下,通过Design Compiler对转换器进行综合,比较普通的并行前缀/进位选择转换器,设计的64位转换器在延时、面积和功耗得到有效的改善。 展开更多

关键词 RB-NB转换器 并行前缀加法器 进位跳跃加法器 冗余二进制乘法器

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