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基于FPGA单精度浮点乘法器的设计实现与测试
被引量：
3
1
作者
吕律
易清明
刘光昌
《暨南大学学报（自然科学与医学版）》
CAS
CSCD
2004年第3期302-309,共8页
采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮...
采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法.
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关键词
VHDL语言
单精度
浮点
乘法器
判定覆盖测试
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职称材料
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
2
作者
易清明
符清杆
+2 位作者
石敏
骆爱文
陈嘉文
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第3期368-374,共7页
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运...
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。
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关键词
Karatsuba算法
乘法
运算
最大运行时钟频率
单精度
浮点
乘法器
Vedic算法
下载PDF
职称材料
基于FPGA的单精度浮点数乘法器设计
被引量：
3
3
作者
旷捷
毛雪莹
+2 位作者
彭俊淇
黄启俊
常胜
《电子技术应用》
北大核心
2010年第5期17-19,共3页
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功...
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。
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关键词
改进的带偏移量的冗余Booth3算法
跳跃式Wallace树
单精度
浮点
数
乘法器
FPGA
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职称材料
题名
基于FPGA单精度浮点乘法器的设计实现与测试
被引量：
3
1
作者
吕律
易清明
刘光昌
机构
暨南大学电子工程系
出处
《暨南大学学报（自然科学与医学版）》
CAS
CSCD
2004年第3期302-309,共8页
文摘
采用VHDL语言,在FPGA上实现了单精度浮点乘法器的3种算法———基本的迭代算法、阵列算法和Booth算法,并对以上3种算法的运算速度进行了测试和比较,通过时序图说明Booth算法的优越性,并根据软件测试中的判定覆盖提出了一种测试单精度浮点乘法器的方法.
关键词
VHDL语言
单精度
浮点
乘法器
判定覆盖测试
Keywords
VHDL
single precision floating point multiplier
judging coverage
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
2
作者
易清明
符清杆
石敏
骆爱文
陈嘉文
机构
暨南大学信息科学技术学院
泰斗微电子科技有限公司
出处
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021年第3期368-374,共7页
基金
中央高校基本科研业务费专项(21620353)
羊城创新创业领军人才支持计划的资助(2019019)。
文摘
针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器。该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedic算法对单精度浮点乘法器的尾数乘法架构进行优化,利用复杂度低、速度快的加法器实现了Karatsuba算法分解后的3 bit和4 bit的两个基本乘法运算,提高了运算速度。仿真及FPGA验证结果表明,该文设计的单精度浮点乘法器相对于基于传统的Karatsuba算法的单精度浮点乘法器、基于Vedic算法的单精度浮点乘法器,其最大运行时钟频率分别提高了约5倍和2倍。
关键词
Karatsuba算法
乘法
运算
最大运行时钟频率
单精度
浮点
乘法器
Vedic算法
Keywords
Karatsuba algorithm
multiplication-operation
maximum operating clock frequency
single-precision floating-point multiplier
Vedic algorithm
分类号
TP332 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于FPGA的单精度浮点数乘法器设计
被引量：
3
3
作者
旷捷
毛雪莹
彭俊淇
黄启俊
常胜
机构
武汉大学物理科学与技术学院
出处
《电子技术应用》
北大核心
2010年第5期17-19,共3页
文摘
设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。
关键词
改进的带偏移量的冗余Booth3算法
跳跃式Wallace树
单精度
浮点
数
乘法器
FPGA
Keywords
modified redundant Booth3 with bias
leapfrog Wallace tree
single precision floating-point multiplier
FPGA
分类号
TP332.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA单精度浮点乘法器的设计实现与测试
吕律
易清明
刘光昌
《暨南大学学报（自然科学与医学版）》
CAS
CSCD
2004
3
下载PDF
职称材料
2
基于Karatsuba和Vedic算法的快速单精度浮点乘法器
易清明
符清杆
石敏
骆爱文
陈嘉文
《电子科技大学学报》
EI
CAS
CSCD
北大核心
2021
0
下载PDF
职称材料
3
基于FPGA的单精度浮点数乘法器设计
旷捷
毛雪莹
彭俊淇
黄启俊
常胜
《电子技术应用》
北大核心
2010
3
下载PDF
职称材料
已选择
0
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