采用PLL技术的合成频率源设计 被引量：6

1

作者 钟催林 肖化武 李军红 《国外电子元器件》 2006年第5期12-15,共4页

介绍分频锁相频率合成技术。通过对锁相环工作过程及相位噪声等的基本原理的分析,采用PLL技术成功设计了1.8GHz锁相频率源。在该锁相源中分频鉴相器采用ADI公司的ADF4118,VCO采用M/A-COM公司的ML081100-01850,低通环路采用三阶RC低通滤... 介绍分频锁相频率合成技术。通过对锁相环工作过程及相位噪声等的基本原理的分析,采用PLL技术成功设计了1.8GHz锁相频率源。在该锁相源中分频鉴相器采用ADI公司的ADF4118,VCO采用M/A-COM公司的ML081100-01850,低通环路采用三阶RC低通滤波器。其相位噪声为-75dBc/kHz、杂散抑制为-85dBc。实验测试获得了较好的技术指标,能满足现代移动通信C网和G网射频子系统对本振源的要求。 展开更多

关键词 分频锁相 频率合成 相位噪声 本振源

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毫米波频率综合器的研制

2

作者 陶焕磊 徐军 +2 位作者 薛良金 张捷 张学忠 《空间电子技术》 2002年第4期22-26,31,共6页

介绍一种毫米波频率综合器(以下简称频综)的设计方案,并给出了样机的研究结果。该频综采取脉冲锁相与分频锁相相结合、高参考源频率与高中频频率相结合,在简化了设计方案复杂程度的同时,实现了高频率稳定度、低相位噪声的毫米波频综。... 介绍一种毫米波频率综合器(以下简称频综)的设计方案,并给出了样机的研究结果。该频综采取脉冲锁相与分频锁相相结合、高参考源频率与高中频频率相结合,在简化了设计方案复杂程度的同时,实现了高频率稳定度、低相位噪声的毫米波频综。样机的输出频率范围35.3～35.7GHz,输出功率≥30mW,步进为5MHz,相位噪声-55dBc/200HZ,长期频率稳定度优于10^(-7)/日。 展开更多

关键词 毫米波频率综合器 工作原理 设计 锁相环 分频锁相

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基于HMC704LP4的Ku波段宽带锁相跳频源 被引量：1

3

作者 谢迟 毛飞 《电子世界》 2019年第9期50-51,共2页

本文介绍了一种Ku波段宽带锁相跳频源,主要应用于雷达及通信领域。采用大规模集成小数分频锁相频率合成芯片HMC704LP4,通过增加鉴相频率,提高相噪性能。该频率源具有工作频带宽、跳频速度快,体积小,相位噪声低的优点。采用Delta-sigma... 本文介绍了一种Ku波段宽带锁相跳频源,主要应用于雷达及通信领域。采用大规模集成小数分频锁相频率合成芯片HMC704LP4,通过增加鉴相频率,提高相噪性能。该频率源具有工作频带宽、跳频速度快,体积小,相位噪声低的优点。采用Delta-sigma调制技术改善了小数杂散性能并具有周跳阻止功能,使得输出信号杂散满足要求。该频率合成器已成功应用于某型雷达,射频信号静态相噪-105dBc/Hz@10kHz。 展开更多

关键词 分频锁相 KU波段 跳频源 宽带 频率合成芯片 大规模集成 频率合成器 跳频速度

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双向负阻晶体管张弛振荡器分频锁相特性的研究 被引量：1

4

作者 余道衡 朱照宣 《电子科学学刊》 CSCD 1989年第5期551-556,共6页

本文用简单模型描述了双向负阻晶体管(BNRT)张弛振荡器在周期冲激作用下的分频锁相特性。对于任何分数p/q,给出了在参数空间中分频锁相区的普遍的分析表达式。对于BNRT张弛振荡器进行了分频锁相实验,实验结果与计算相符,说明理论分析是... 本文用简单模型描述了双向负阻晶体管(BNRT)张弛振荡器在周期冲激作用下的分频锁相特性。对于任何分数p/q,给出了在参数空间中分频锁相区的普遍的分析表达式。对于BNRT张弛振荡器进行了分频锁相实验,实验结果与计算相符,说明理论分析是正确有效的。 展开更多

关键词 负阻晶体管 张弛振荡器 分频锁相

全文增补中

一种优质分频锁相源

5

作者 周邦华 《电子技术参考》 1993年第2期8-21,共14页

关键词 遥测 分频锁相 频率源 接收机

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分频锁相单元电路的基本工作原理及故障处理

6

作者 钱毅 《电声技术》 北大核心 1997年第10期40-44,共5页

分频锁相单元电路的基本工作原理及故障处理扬州电视台钱毅我台市县微波网所用的西安微波设备厂生产的ＷＳＦ７－１３型收发信机，其发信本振源采用了分频锁相技术，本文结合实际故障的处理，说明它的基本工作原理。分频锁相单元电路从... 分频锁相单元电路的基本工作原理及故障处理扬州电视台钱毅我台市县微波网所用的西安微波设备厂生产的ＷＳＦ７－１３型收发信机，其发信本振源采用了分频锁相技术，本文结合实际故障的处理，说明它的基本工作原理。分频锁相单元电路从功能上可分为四个部分：（１）电源部... 展开更多

关键词 分频锁相 微波网 CATV 单元电路

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S波段数字分频锁相调频振荡源

7

作者 周邦华 《电子技术参考》 1996年第2期26-33,42,共9页

介绍了一种工作在Ｓ波段，全数字分频锁相调频振荡源的电路构成方案、工作原理、设计方法和实验结果。该调频振荡源电路结构简单，调试容易，工作稳定性好，在再入遥测发射设备中有较大的实用价值。

关键词 调频 分频锁相 振荡源 S波段 PCM-FM发射机

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现代频率合成中的分数分频与锁频环 被引量：7

8

作者 方立军 马骏 王元庆 《现代雷达》 CSCD 北大核心 2002年第3期68-72,共5页

较详细介绍了分数分频锁相环的工作原理和特性 ,以及抑制分数分频锁相环相位调制边带的方法。给出了实验结果 ,并对锁频环的工作原理、相位噪声进行了分析和讨论。

关键词 频率合成器 分数分频锁相环 锁频环 NPLL FNPLL 工作原理 相位噪声

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小数分频锁相环的杂散分析 被引量：10

9

作者 郭仿军 《重庆邮电学院学报（自然科学版）》 2002年第2期84-87,共4页

利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下 ,提高输出信号频率分辨率 ,从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题 ,目前尚未见到对它进行的详细分析。详细分析了小数分频杂散产... 利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下 ,提高输出信号频率分辨率 ,从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题 ,目前尚未见到对它进行的详细分析。详细分析了小数分频杂散产生的机理及它的影响 ,并提出了消除小数杂散的方法。 展开更多

关键词 小数分频锁相环 杂散分析 频率合成

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基于小数分频锁相的X波段频率合成器设计 被引量：7

10

作者 代传堂 柴文乾 《雷达与对抗》 2012年第4期52-55,共4页

介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、... 介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、高集成度、小体积、低功耗和低成本等优点。最后给出了频率合成器的测试结果,包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。 展开更多

关键词 X波段 小数分频锁相 集成VCO的锁相环 线性调频信号 频率合成器

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一种UHF RFID读写器频率合成器的设计与实现 被引量：5

11

作者 张宇飞 《仪表技术》 2010年第6期16-20,共5页

简要介绍了UHF RFID国际标准ISO/IEC18000-6C、EPC Global C1G2及ETSI的空中射频接口要求,采用∑-△调制小数分频PLL频率合成方案,应用LMX2541及ADF4360-8芯片设计了一频率范围在860~960MHz内可跳变的UHF RFID读写器用频率合成器。仿真... 简要介绍了UHF RFID国际标准ISO/IEC18000-6C、EPC Global C1G2及ETSI的空中射频接口要求,采用∑-△调制小数分频PLL频率合成方案,应用LMX2541及ADF4360-8芯片设计了一频率范围在860~960MHz内可跳变的UHF RFID读写器用频率合成器。仿真及实验结果表明,其各项指标均达到或超过ISO/IEC18000-6C、EPC Global C1G2及ETSI标准规定的要求,可以满足未来通用型UHF RFID读写器的应用需求。 展开更多

关键词 小数分频锁相环 ∑-△调制 超高频射频识别 跳频频率合成器 LMX2541 ADF4360-8

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基于锁相环的高速示波器等效采样系统设计 被引量：5

12

作者 查添翼 陈晟祺 戈浚尧 《电子技术应用》 北大核心 2017年第5期94-97,共4页

采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样... 采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样,使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源,系统在DC到500 MHz的设计带宽内保持了良好的噪声性能,信噪比优于基于DDS技术的等效采样系统。 展开更多

关键词 小数分频锁相环 等效采样 时间交替采样 高速示波器

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∑—△技术在锁相环频率合成器中的应用 被引量：4

13

作者 龚薇 汪道辉 《微计算机信息》 北大核心 2006年第10Z期96-98,共3页

文章分析了小数分频频率合成器中存在的相位杂散的问题,介绍了采用∑—△调制技术的小数频率合成器。详细介绍了∑—△调制频率合成器的原理和实现方法。这解决了频率分辨率和转换时间之间的矛盾,同时大大提高了噪声性能。

关键词 频率合成器 小数分频锁相环 ∑-△调制 小数分频 小数杂散

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基于高速锁相环路的现代频率合成中的小数分频技术 被引量：4

14

作者 姜信诚 《科技信息》 2012年第19期82-83,共2页

本文介绍小数分频锁相环路的工作原理和特性,以及抑制小数分频锁相环相位调制边带的方法,并对相位噪声进行了分析和讨论。

关键词 频率合成器 小数分频锁相环 锁相环

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分数分频锁相频率合成器及其实验研究 被引量：2

15

作者 方立军 马骏 王元庆 《现代电子》 2002年第1期36-40,共5页

详细介绍了分数分频锁相环的工作原理和特性,以及抑制分数分频锁相环相位调 制边带的方法,给出了一个L波段分数分频锁相合成器的实验结果。

关键词 频率合成器 分数分频锁相环 FNPLL 相位调制边带

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一种抗噪声折叠宽范围低杂散小数分频锁相环

16

作者 蔡剑茹 尹勇生 +2 位作者 滕海林 杨文杰 孟煦 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2023年第12期1666-1670,1693,共6页

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化... 由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6~2.7 GHz。仿真结果显示:当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。 展开更多

关键词 小数分频锁相环 噪声折叠 带内相位噪声 参考杂散 低抖动

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超短波跳频电台频率合成器设计 被引量：1

17

作者 徐建斌 尹锁柱 《电子科技》 2008年第4期4-6,27,共4页

针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器。方案中采用了基于∑-Δ调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散。实验结果表明,... 针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器。方案中采用了基于∑-Δ调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散。实验结果表明,其杂散小于-70 dBc,锁定时间小于150μs,频率间隔为25 kHz,这些性能可以满足超短波跳频电台的指标要求。 展开更多

关键词 超短波 整数分频锁相环 小数分频锁相环 ∑-△调制 频率合成器

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基于ADF4157的Σ-△小数分频锁相环频率合成器设计 被引量：4

18

作者 朱勇锋 《电子质量》 2011年第5期21-24,共4页

该文应用ADF4157 PLL集成芯片实现Σ-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段Σ-△小数分频频率合成的原理和实现方法。其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致。实验数据充分证明了Σ-△小数分频PLL集成... 该文应用ADF4157 PLL集成芯片实现Σ-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段Σ-△小数分频频率合成的原理和实现方法。其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致。实验数据充分证明了Σ-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优点。 展开更多

关键词 ADF4157 Σ-△小数分频锁相环 ADISimPLL_3.30

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一种高速输出低抖动的全数字锁相环 被引量：2

19

作者 汪诚 徐明菊 +2 位作者 曾红军 James Wu 解光军 《微电子学与计算机》 CSCD 北大核心 2008年第12期25-28,共4页

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.

关键词 全数字锁相环 小数分频锁相环 锁相环 数控振荡器

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多芯片小数分频锁相环输出信号相位同步设计 被引量：3

20

作者 徐砚天 黄晓敏 +2 位作者 李浩明 王志宇 郁发新 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2021年第9期1788-1794,共7页

为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡... 为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器(NCO)产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差.根据相位差的计算结果反馈调节PLL内delta-sigma调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步.通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms. 展开更多

关键词 小数分频锁相环 相位同步 多芯片同步 多通道射频通信 相位差计算

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