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ULSI低介电常数材料制备中的CVD技术 被引量:9
1
作者 王鹏飞 丁士进 +2 位作者 张卫 王季陶 李伟 《微细加工技术》 2001年第1期30-36,共7页
综述了制备ULSI低介电常数材料的各种CVD技术。详细介绍PCVD技术淀积含氟氧化硅薄膜、含氟无定型碳膜与聚酰亚胺类薄膜的工艺 ,简要介绍了APCVD技术淀积聚对二甲苯类有机薄膜及RTCVD技术淀积SiOF薄膜的工艺。
关键词 互连延迟 低介电常数材料 化学气相淀积 集成电路 ULSI
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低k介质对CMOS芯片动态功耗的影响 被引量:5
2
作者 王鹏飞 丁士进 +2 位作者 张卫 王季陶 李伟 《自然科学进展(国家重点实验室通讯)》 北大核心 2001年第3期317-321,共5页
利用CMOS电路动态功耗模型,对采用不同介电常数绝缘介质的CMOS集成电路进行模拟,研究了不同特征尺寸集成电路中低介电常数绝缘介质薄膜对电路动态功耗的影响。发现集成电路特征尺寸越小,电路功耗-延迟积与金属互连长度的线性关系越好。... 利用CMOS电路动态功耗模型,对采用不同介电常数绝缘介质的CMOS集成电路进行模拟,研究了不同特征尺寸集成电路中低介电常数绝缘介质薄膜对电路动态功耗的影响。发现集成电路特征尺寸越小,电路功耗-延迟积与金属互连长度的线性关系越好。并且随绝缘介质介电常数降低,电路动态功耗的两个部分:状态翻转功耗与直通短路功耗,都有明显的降低。因此在ULSI中采用低介电常数绝缘介质是降低电路功耗的一种十分有效的途径。 展开更多
关键词 低介电常数绝缘介质 互连延迟 动态功耗 CMOS芯片 集成电路 对管例相器单元电路
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采用量纲分析法的MCM互连延迟建模 被引量:2
3
作者 李珂 来金梅 林争辉 《微电子学》 CAS CSCD 北大核心 1998年第1期41-44,共4页
高性能多芯片系统中,互连延迟对整个系统的延迟结果起决定性作用。利用量纲分析法首先对MCM的互连延迟进行数学建模,继而利用曲线拟合法求出了所建数学模型中的待定系数,并进一步对此结果进行了必要的分析。该方法的优点是不涉及... 高性能多芯片系统中,互连延迟对整个系统的延迟结果起决定性作用。利用量纲分析法首先对MCM的互连延迟进行数学建模,继而利用曲线拟合法求出了所建数学模型中的待定系数,并进一步对此结果进行了必要的分析。该方法的优点是不涉及传输线的电报方程,避免了复杂的数学运算,得到的互连延迟模型能有效地模拟互连延迟的实际情况。 展开更多
关键词 多芯片组件 建模 互连延迟 量纲分析
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系统级封装技术方兴未艾 被引量:2
4
作者 郑学仁 李斌 +2 位作者 姚若河 陈国辉 刘百勇 《中国集成电路》 2003年第51期79-82,共4页
本文论述系统级封装SiP与系统级芯片SoC的比较优势,重点介绍叠片式封装和晶圆级封装技术如何有效提高封装密度并解决了传统封装面临的带宽、互连延迟、功耗和总线性能等方面的难题。
关键词 系统级封装技术 SIP 磷化硅 统级芯片SoC 比较优势 互连延迟 总线性能 叠片式封装 晶圆级封装
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按比例缩小技术在微纳米中的挑战和对策
5
作者 马群刚 李跃进 杨银堂 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第4期464-469,共6页
按比例缩小技术是驱动集成电路发展的一项关键技术 ,在进入微纳米后出现了一系列的挑战。文中分析了按比例缩小在光刻技术、器件的亚阈特性、互连延迟以及功耗等方面面临的一些问题 ,同时从工艺、器件、电路。
关键词 集成电路 比例缩小 光刻技术 互连延迟 亚阈特性 功耗 平台集成
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基于Boole过程的考虑互连延迟的逻辑电路波形模拟中的关键问题 被引量:1
6
作者 冯刚 马光胜 杜振军 《计算机工程与应用》 CSCD 北大核心 2003年第6期13-15,40,共4页
论文运用Boole过程论中对逻辑电路进行描述和计算的基本思想,较好地解决了逻辑电路波形模拟中的冒险检测与消除、反馈环路处理、伪路径识别和惯性延迟冲突等关键问题。在此基础上,面向详细布线提出RC延迟与动态加载串扰相结合的互连线... 论文运用Boole过程论中对逻辑电路进行描述和计算的基本思想,较好地解决了逻辑电路波形模拟中的冒险检测与消除、反馈环路处理、伪路径识别和惯性延迟冲突等关键问题。在此基础上,面向详细布线提出RC延迟与动态加载串扰相结合的互连线延迟计算方法,并将其融入到基于Boole过程的波形模拟算法中。论文充实和完善了基于Boole过程的波形模拟算法,改进了其中的不足之处,扩展了Boole过程的应用。 展开更多
关键词 Boole过程 互连延迟 波形模拟 惯性延迟 耦合电容 逻辑电路 超深亚微米工艺
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互连延迟的分析方法
7
作者 郑赟 候劲松 +1 位作者 刘昆 黄道君 《中国集成电路》 2003年第53期54-58,共5页
随着工艺技术到达深亚微米领域,互连线的延迟影响越来越大,已经超过门延迟,成为电路延迟的主要部分。因此,互连线的延迟已成为集成电路设计中必须解决的问题。目前人们已展开了全面、深入地研究,提出了许多方法。本文将介绍各类互连延... 随着工艺技术到达深亚微米领域,互连线的延迟影响越来越大,已经超过门延迟,成为电路延迟的主要部分。因此,互连线的延迟已成为集成电路设计中必须解决的问题。目前人们已展开了全面、深入地研究,提出了许多方法。本文将介绍各类互连延迟的评估分析方法,分析它们的原理,比较它们的优缺点,指出它们的适用范围。 展开更多
关键词 互连延迟 电路延迟 集成电路设计 降阶方法 延迟评估
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多芯片组件互连延迟的建模及其解 被引量:1
8
作者 来金梅 李珂 林争辉 《微电子学》 CAS CSCD 北大核心 1998年第5期336-339,共4页
多芯片组件中互连线必须采用完整的RLC分布参数模型,要得到关于这样的传输线上的既准确又有效的延迟的解比以往建立在LC或RC线模型上的求解更具有综合性。分别采用三种不同的技术对多芯片组件互连延迟进行建模,并给出了相应的解。
关键词 多芯片组件 互连延迟 MCM IC
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高速多芯片组件的互连延迟 被引量:1
9
作者 来金梅 李珂 林争辉 《固体电子学研究与进展》 CAS CSCD 北大核心 1998年第3期257-262,共6页
高速、高性能MCM中,往往把电路设计在欠阻尼小振荡输出的工作状态,以保持信号在互连传输线中的快速和平稳传播。已有文献关于互连延迟的研究往往是针对过阻尼或欠阻尼大振荡工作状态,即对应于通常的IC和PCB互连。即使对高速VLSI互连... 高速、高性能MCM中,往往把电路设计在欠阻尼小振荡输出的工作状态,以保持信号在互连传输线中的快速和平稳传播。已有文献关于互连延迟的研究往往是针对过阻尼或欠阻尼大振荡工作状态,即对应于通常的IC和PCB互连。即使对高速VLSI互连延迟的研究,考虑到计算的复杂性和有效性,也往往只处理过阻尼和欠阻尼大振荡两种状态,因此给出的结果如果用于研究MCM互连延迟,误差相当大甚至无效,文中讨论了一种研究MCM互连延迟的方法,并给出了延迟在三种工作状态下与各物理参数之间的确定关系式。 展开更多
关键词 多芯片组件 互连延迟 MCM IC
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研究多芯片组件互连延迟的一种新方法 被引量:1
10
作者 李珂 黄培中 来金梅 《固体电子学研究与进展》 CAS CSCD 北大核心 1999年第1期66-71,共6页
延迟与冲激响应的矩有密切的关系,文中给出了建立在前三个矩基础上的多芯片组件互连延迟模型。该模型揭示了非单调输出树状结构MCM互连网络的延迟与各设计参数之间的明确关系,因此它可以作为一种计算延迟的有效方法。进一步的研究... 延迟与冲激响应的矩有密切的关系,文中给出了建立在前三个矩基础上的多芯片组件互连延迟模型。该模型揭示了非单调输出树状结构MCM互连网络的延迟与各设计参数之间的明确关系,因此它可以作为一种计算延迟的有效方法。进一步的研究结果还给出了输出响应与各设计参数之间的关系式,因此该模型又为研究面向性能的布局、布线算法中的有关问题提供了一种解决的途径。 展开更多
关键词 多芯片组件 互连延迟 高阶矩 设计
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树状结构多芯片组件互连网络延迟的研究 被引量:1
11
作者 来金梅 林争辉 李珂 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 1999年第1期85-88,共4页
在多芯片组件互连传输线的电路模型中,必须同时考虑线电感和线电阻,因此其互连延迟的研究比传统的PCB和IC互连更具复杂性.研究了具有树状拓扑结构的MCM互连网络的延迟:在明确了MCM互连延迟的独特点后,着重给出了树状结... 在多芯片组件互连传输线的电路模型中,必须同时考虑线电感和线电阻,因此其互连延迟的研究比传统的PCB和IC互连更具复杂性.研究了具有树状拓扑结构的MCM互连网络的延迟:在明确了MCM互连延迟的独特点后,着重给出了树状结构互连网络冲激响应的矩的求法。 展开更多
关键词 多芯片组件 互连延迟 树状结构 MCM 集成电路
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面向互连的综合策略 被引量:1
12
作者 马光胜 杜振军 《计算机工程与应用》 CSCD 北大核心 2002年第20期27-29,共3页
VDSM(超深亚微米)设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题,尚未有成熟的方法。文章提出了一种面向互连延迟的综合策略... VDSM(超深亚微米)设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题,尚未有成熟的方法。文章提出了一种面向互连延迟的综合策略,将前期设计定时规划,前期设计的线网规划和布局规划方法相融合,并在不同阶段给出了不同精度和复杂度的定时分析模型。文中还给出了一个设计实例对该文的综合策略予以了说明。 展开更多
关键词 综合策略 超深亚微米 Boole过程论 互连延迟 模拟电路 设计
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膜混合集成电路、MOS集成电路
13
《电子科技文摘》 2001年第11期25-26,共2页
Y2001-62725-403 0118486互连延迟对芯片感应的灵敏性=Sensitivity of inter-connect dalay to on-chip inductance[会,英]/Ismail,Y.I.&Friedman,E.G.//2000 IEEE International Sym-posium on Circuits and Systems,Vol.3.—403~... Y2001-62725-403 0118486互连延迟对芯片感应的灵敏性=Sensitivity of inter-connect dalay to on-chip inductance[会,英]/Ismail,Y.I.&Friedman,E.G.//2000 IEEE International Sym-posium on Circuits and Systems,Vol.3.—403~406(HC)感应提取是高速 CMOS 电路设计中的主要问题,讨论了芯片感应的两个特性,明显简化芯片感应提取,第1特性使信号波形对感应值中误差不灵敏,特别是传播延迟和上升时间。 展开更多
关键词 混合集成电路 主要问题 感应 互连延迟 电路设计 传播延迟 上升时间 相对误差 芯片 中误差
原文传递
面向互连的综合策略
14
作者 马光胜 杜振军 《贵州工业大学学报(自然科学版)》 CAS 2002年第4期8-11,共4页
VDSM (超深亚微米 )设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题 ,尚未有成熟的方法。提出一种面向互连延迟的综合策略 ,... VDSM (超深亚微米 )设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题 ,尚未有成熟的方法。提出一种面向互连延迟的综合策略 ,将前期设计定时规划 ,前期设计的线网规划和布局规划方法相融合 ,并在不同阶段给出了不同精度和复杂度的定时分析模型。另还给出了一个设计实例对综合策略予以了说明。 展开更多
关键词 综合策略 超深亚微米 Boole过程论 互连延迟 VDSM 设计 门电路 电路延迟 线网规划 布局规划
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微电子学、集成电路
15
《中国无线电电子学文摘》 1999年第3期51-54,共4页
关键词 微电子学 电子科技大学学报 固体电子学 互连延迟 电子元件 微机械技术 多芯片组件 上海交通大学 混合集成电路 微机械器件
原文传递
前进中的晶圆级3D集成
16
作者 Philip Garrou 《集成电路应用》 2007年第3期66-68,共3页
3D集成能够在减小芯片尺寸的同时缓解互连延迟问题。根据IC设计是否针对3D互连,本文介绍了三种不同的选择方案。
关键词 3D 集成 晶圆 互连延迟 芯片尺寸 IC设计
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半导体集成电路、单片和多片集成电路
17
《电子科技文摘》 1999年第8期33-33,共1页
Y98-61438-45 9913166通过将微热管和其它高热传导率材料同微通道散热器相结合对多片组件(MCM)冷却的改进=Enhancementof multichip modules (MCMs) cooling by incorporatingmicroheatpipes and other high thermal conductivity mate-... Y98-61438-45 9913166通过将微热管和其它高热传导率材料同微通道散热器相结合对多片组件(MCM)冷却的改进=Enhancementof multichip modules (MCMs) cooling by incorporatingmicroheatpipes and other high thermal conductivity mate-rials into mierochannel heat sinks[会,英]/Marongiu,M.J.//1998 IEEE 48th Electronic Components &Technology Conference.—45~50 (AG) 展开更多
关键词 多芯片组件 无绳电话 单片集成电路 多片集成电路 半导体集成电路 多功能 树状结构 互连延迟 射频 互连网络
原文传递
0.18μmCMOS工艺下的互连线延迟和信号完整性分析 被引量:7
18
作者 孙加兴 叶青 +2 位作者 周玉梅 黑勇 叶甜春 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第1期93-97,共5页
随着深亚微米工艺技术条件的应用和芯片工作频率的不断提高 ,芯片互连线越来越成为一个限制芯片性能提高和集成度提高的关键因素 :互连线延迟正逐渐超过器件延迟 ;互连线上信号传输时由于串扰引起的信号完整性问题已成为深亚微米集成电... 随着深亚微米工艺技术条件的应用和芯片工作频率的不断提高 ,芯片互连线越来越成为一个限制芯片性能提高和集成度提高的关键因素 :互连线延迟正逐渐超过器件延迟 ;互连线上信号传输时由于串扰引起的信号完整性问题已成为深亚微米集成电路设计所面临的一个关键问题。文中分析了芯片中器件和互连线的延迟趋势 ,模拟分析了 0 .1 8μm CMOS工艺条件下的信号完整性问题。 展开更多
关键词 互连线延迟 串扰 信号完整性 噪声
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Signal Integrity for 0.18μm CMOS Technology 被引量:2
19
作者 孙加兴 叶青 +1 位作者 周玉梅 叶甜春 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2003年第10期1030-1034,共5页
The signal integrity problem in 0.18μm CMOS technology is analyzed from simulation.Several rules in this phenomenon are found by analyzing the crosstalk delay and noise,which are helpful for the future circuit design.
关键词 interconnect delay signal integrity CROSSTALK noise
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集成电路设计技术进展 被引量:1
20
作者 于宗光 《半导体情报》 1998年第5期36-43,共8页
主要讨论亚微米集成电路设计面临的几个问题,如器件模型、互连线的延迟与串扰、设计效率的提高、功耗、可靠性设计、建库及EDA软件等,并介绍了这几个方面的最新研究进展。
关键词 亚微米 集成电路 设计 互连线延迟
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