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多链扫描可测性设计中扫描链的选取 被引量:2
1
作者 叶波 韦和民 郑增钰 《电子学报》 EI CAS CSCD 北大核心 1997年第2期11-15,共5页
本文提出了多链扫描可测性设计中扫描链的构造方法.根据电路的规模、输人/输出管脚数及测试时间的要求确定扫描链个数,引人临界时间的概念,采用动态编程的方法确定每条链中的扫描触发器.采用该方法,计算速度比传统方法显著提高,... 本文提出了多链扫描可测性设计中扫描链的构造方法.根据电路的规模、输人/输出管脚数及测试时间的要求确定扫描链个数,引人临界时间的概念,采用动态编程的方法确定每条链中的扫描触发器.采用该方法,计算速度比传统方法显著提高,同时节省了存储空间. 展开更多
关键词 VLSI 多链扫描 可测性设计 扫描链
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基于数字电视基带SoC芯片的可测性设计 被引量:2
2
作者 孙博 黑勇 乔树山 《电视技术》 北大核心 2010年第7期47-49,73,共4页
介绍了基于数字电视基带SoC芯片的可测性设计方案。根据系统中不同模块的特点采取有针对性的可测性设计方案,对片内存储器进行内建自测试;对组合逻辑电路、时序逻辑电路采用近全扫描的测试方案;最后采用IEEE1149.1的控制单元作为芯片可... 介绍了基于数字电视基带SoC芯片的可测性设计方案。根据系统中不同模块的特点采取有针对性的可测性设计方案,对片内存储器进行内建自测试;对组合逻辑电路、时序逻辑电路采用近全扫描的测试方案;最后采用IEEE1149.1的控制单元作为芯片可测性设计部分的控制单元,控制芯片的测试功能。经测试,该可测性设计满足设计规划的面积和功耗的要求,并且系统的测试覆盖率达到了99.26%。 展开更多
关键词 SOC 可测性设计 扫描链 测试系统
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基于Multi-Capture结构的扫描链优化算法
3
作者 桑伟伟 杨军 凌明 《电子器件》 CAS 2004年第1期98-101,共4页
提出了一种基于多扫描链Multi-capture结构的扫描链优化算法,通过构造具有最小相关度的多扫描链结构并利用Multi-capture内部响应复用为激励以侦测故障的原理,达到极大压缩测试向量长度的目的。实验结果表明该优化算法平均优化率可以达... 提出了一种基于多扫描链Multi-capture结构的扫描链优化算法,通过构造具有最小相关度的多扫描链结构并利用Multi-capture内部响应复用为激励以侦测故障的原理,达到极大压缩测试向量长度的目的。实验结果表明该优化算法平均优化率可以达到30%左右。 展开更多
关键词 Multi-capture结构 多扫描链 最小相关度
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约束输入精简的多扫描链BIST方案 被引量:15
4
作者 梁华国 刘军 +2 位作者 蒋翠云 欧阳一鸣 易茂祥 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第3期371-375,共5页
运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容... 运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流. 展开更多
关键词 内建自测试 输入精简 线性反馈移位寄存器 折叠计数器 多扫描链 测试数据压缩
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全扫描设计中多扫描链的构造 被引量:2
5
作者 李兆麟 叶以正 《电子学报》 EI CAS CSCD 北大核心 2000年第2期90-93,共4页
本文在交迭测试体系[2 ,3] 的基础上提出了一种多扫描链的区间构造法 ,对于确定的测试向量集能够显著地减少测试应用时间 .该构造方法根据规定的扫描链数 ,通过求解线性规划问题的方法确定扫描寄存器在扫描链上的优化的分布区间 ,从而... 本文在交迭测试体系[2 ,3] 的基础上提出了一种多扫描链的区间构造法 ,对于确定的测试向量集能够显著地减少测试应用时间 .该构造方法根据规定的扫描链数 ,通过求解线性规划问题的方法确定扫描寄存器在扫描链上的优化的分布区间 ,从而构造多扫描链 ,最后根据对多扫描链进行连线复杂度的定性分析 。 展开更多
关键词 多扫描链 集成电路 全扫描设计
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基于差值二次分配的扫描链平衡算法 被引量:4
6
作者 邓立宝 乔立岩 +1 位作者 俞洋 彭喜元 《电子学报》 EI CAS CSCD 北大核心 2012年第2期338-343,共6页
IP核的测试时间与其加载测试封装后的最大输入/输出扫描链长度有直接关系,为了降低测试成本,减少测试时间,必须对IP核内的扫描链进行平衡设计.最为经典的扫描链平衡方法是BFD(Best Fit Decrease)方法,它具有实现简单、算法复杂度低等优... IP核的测试时间与其加载测试封装后的最大输入/输出扫描链长度有直接关系,为了降低测试成本,减少测试时间,必须对IP核内的扫描链进行平衡设计.最为经典的扫描链平衡方法是BFD(Best Fit Decrease)方法,它具有实现简单、算法复杂度低等优点,但是其分配的结果尚有待提高之处.本文提出一种基于差值的二次分配的扫描链平衡方法,其主要思想是选择IP核内部的某一条扫描链作为基准扫描链,将其长度记为L,将所有长度超过L的扫描链与之做差,并将差值记为di.在第一次分配中,只将长度大于L的扫描链按照长度为L的基准扫描链进行分配;然后将长度小于L的扫描链与差值di重新排序后,按照从大到小的顺序,依次将其放置在可以放置的最小的测试封装扫描链上进行第二次分配.该方法简单易实现,通过在ITC’02 SOC标准测试集上实验,数据表明,基于差值二次分配的扫描链平衡方法与现有方法相比,能得到更好的平衡结果. 展开更多
关键词 扫描链平衡 最传递减匹配 差值 二次分配
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一种基于JTAG协议的嵌入式调试接口设计方法 被引量:1
7
作者 游海量 葛海通 严晓浪 《江南大学学报(自然科学版)》 CAS 2007年第5期523-527,共5页
提出了一种新的嵌入式调试接口设计方法,设计者可以重用JTAG标准的串行接口进行监视,跟踪并分析在嵌入式微处理器上运行的程序.通过采用调试接口电路的流水线映像寄存器组和特殊数据通路,可以避免在CPU关键路径上插入扫描链实现"... 提出了一种新的嵌入式调试接口设计方法,设计者可以重用JTAG标准的串行接口进行监视,跟踪并分析在嵌入式微处理器上运行的程序.通过采用调试接口电路的流水线映像寄存器组和特殊数据通路,可以避免在CPU关键路径上插入扫描链实现"非侵入性"的调试功能.为了提高JTAG接口的数据传输效率,指令寄存器和相关控制逻辑被重新设计.在JTAG转换器的设计中,提出如何通过采用JTAG调试代理协议来简化调试工具的移植,这种方法通过了硅验证,调试接口已被成功应用于CK510平台上. 展开更多
关键词 嵌入式调试接口 中央处理器 扫描链 映像寄存器 IEEE1149.1协议(JTAG)
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基于测试向量压缩的多核并行测试 被引量:3
8
作者 于静 梁华国 蒋翠云 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第2期210-214,共5页
首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则... 首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则减小,且距离标记法可进一步有效地压缩测试数据量.该方法数据压缩效率高,测试应用时间短,与其他并行测试方法相比具有测试控制过程简单和硬件开销小的突出优点. 展开更多
关键词 并行测试 多扫描链相容压缩 距离标记法
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动态向量调整的多扫描链测试数据压缩 被引量:2
9
作者 刘杰 梁华国 +1 位作者 易茂祥 赵发勇 《电子学报》 EI CAS CSCD 北大核心 2012年第2期287-292,共6页
由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向... 由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引入循环移位处理模式,动态调整向量,能够保留向量中无关位,增加向量的外延,从而提高向量间的相容性和反向相容性;同时,该方案还能够采用一种有效的参考向量更替技术,进一步提高向量间的相关性,减少编码位数.另外,该方案能够利用已有的移位寄存器,减少不必要的硬件开销.实验结果表明所提方案在保持多扫描链测试优势的前提下能够进一步提高测试数据压缩率,满足确定性测试和混合内建自测试. 展开更多
关键词 测试压缩 测试数据 多扫描链 循环移位
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基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法 被引量:1
10
作者 刘军 吴玺 +2 位作者 裴颂伟 王伟 陈田 《电子学报》 EI CAS CSCD 北大核心 2015年第3期454-459,共6页
为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后... 为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销. 展开更多
关键词 三维嵌入式芯核 测试外壳扫描链 跨度 虚拟层
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基于芯核分层布图的3D芯片扫描链优化设计 被引量:1
11
作者 王伟 朱侠 +3 位作者 方芳 秦振陆 郭二辉 任福继 《电子测量与仪器学报》 CSCD 北大核心 2016年第10期1482-1489,共8页
随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,... 随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。 展开更多
关键词 芯核分层布图 绑定前测试 绑定中测试 协同优化 扫描链均衡 硬件开销
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多扫描链测试集的分组标准向量压缩法
12
作者 陶珏辉 梁华国 张磊 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第6期686-691,共6页
针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系的数目将测试集划分为若干组,分别对各组实行相容压缩;再次排列后,用标准向量差分法进行差分,并运用距离... 针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系的数目将测试集划分为若干组,分别对各组实行相容压缩;再次排列后,用标准向量差分法进行差分,并运用距离标记法对差分向量作第二次压缩.该方法对确定位分布不平衡的测试集有较高的压缩率,且向量差分时所需的循环移位寄存器数目少. 展开更多
关键词 多扫描链 测试集分组 相容压缩 标准向量差分法 距离标记法
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基于折叠计算的多扫描链BIST方案
13
作者 梁华国 李扬 +4 位作者 李鑫 易茂祥 王伟 常郝 李松坤 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2013年第4期557-563,共7页
为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集... 为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移入多扫描链.在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%. 展开更多
关键词 折叠计算 内建自测试 多扫描链 测试应用时间
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一种有效的低功耗扫描测试结构——PowerCut 被引量:10
14
作者 王伟 韩银和 +2 位作者 胡瑜 李晓维 张佑生 《计算机研究与发展》 EI CSCD 北大核心 2007年第3期473-478,共6页
扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构——PowerCut,通过对扫描链的修改,加入阻隔逻辑... 扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构——PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗. 展开更多
关键词 测试功耗 阻隔逻辑 控制单元 扫描链
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嵌入式模拟器中的JTAG应用 被引量:2
15
作者 郑德春 姚庆栋 +1 位作者 刘鹏 余巧燕 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2006年第1期20-24,共5页
为了减少扫描链中扫描时间和关键路径时延,提出了一种嵌入式模拟器.在JTAG接口协议的基础上,增加指令和扫描链,同时通过测试访问端(TAP)控制把串行输入转换成并行输出,并行访问数字信号处理器的寄存器文件和片上存储器单元,实现嵌入式... 为了减少扫描链中扫描时间和关键路径时延,提出了一种嵌入式模拟器.在JTAG接口协议的基础上,增加指令和扫描链,同时通过测试访问端(TAP)控制把串行输入转换成并行输出,并行访问数字信号处理器的寄存器文件和片上存储器单元,实现嵌入式模拟器.实验结果表明,该模拟器可以实时仿真和调试16位数字信号处理器,并实现单步、断点和跟踪等调试功能.该模拟器减少了扫描时间和扫描链对关键路径的影响,加快了芯片的测试速度和开发进程. 展开更多
关键词 JTAG接口 数字信号处理器 扫描链 测试访问端 嵌入式模拟器
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基于边界扫描技术的电路板可测性设计分析 被引量:6
16
作者 程云波 方葛丰 《电子测量技术》 2007年第7期24-27,共4页
为满足当今电路测试和故障诊断的需求,可测性设计(DFT)已成为芯片和系统设计中不可或缺的重要组成部分。IEEE1149.1作为一种标准化的可测性设计方法,弥补了传统测试的缺陷,为复杂的电路互连提供了测试手段。现在大部分的复杂芯片都支持I... 为满足当今电路测试和故障诊断的需求,可测性设计(DFT)已成为芯片和系统设计中不可或缺的重要组成部分。IEEE1149.1作为一种标准化的可测性设计方法,弥补了传统测试的缺陷,为复杂的电路互连提供了测试手段。现在大部分的复杂芯片都支持IEEE1149.1标准,怎样利用其来达到更好的测试效果和故障覆盖率是硬件设计人员必须考虑的问题。本文从边界扫描原理入手,通过对一目标板上互连结构的测试,从可测性设计的角度探讨了如何使边界扫描技术得到更有效的贯彻和应用。 展开更多
关键词 边界扫描 可测性设计 扫描链 故障诊断
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FPGA可编程逻辑单元测试方法研究 被引量:7
17
作者 邱云峰 秦鲁东 《计算机与数字工程》 2015年第1期65-69,共5页
FPGA是广泛应用于集成电路设计,片上系统等多领域,随着FPGA的广泛应用,对其可靠性的要求也越来越高,由于其结构和功能复杂,其测试难度和成本也随之增加。文章简要介绍了SRAM型FPGA的逻辑单元(LE)的结构,提出了一种基于扫描链的逻辑资源... FPGA是广泛应用于集成电路设计,片上系统等多领域,随着FPGA的广泛应用,对其可靠性的要求也越来越高,由于其结构和功能复杂,其测试难度和成本也随之增加。文章简要介绍了SRAM型FPGA的逻辑单元(LE)的结构,提出了一种基于扫描链的逻辑资源遍历测试方法。以Altera公司FPGA为例,简述了在超大规模集成电路测试系统CATT-400上实现FPGA在线配置和功能测试方法。 展开更多
关键词 FPGA 可编程逻辑单元 扫描链 重配置 自动化测试
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一种复杂SoC可测性的设计与实现(英文) 被引量:3
18
作者 虞致国 魏敬和 杨兵 《电子器件》 CAS 2009年第2期347-350,共4页
随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要。针对某复杂32-bit RISC SoC,提出了一种系统级DFT设计策略和方案。在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试... 随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要。针对某复杂32-bit RISC SoC,提出了一种系统级DFT设计策略和方案。在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用。结果显示,该策略能取得较高的测试覆盖率和较低的测试代价。 展开更多
关键词 可测性设计 扫描链 自动测试向量生成 存储器内建自测试 SOC
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Conformal ECO寄存器新增的扫描链自动化接入方案
19
作者 曾子豪 《电子技术应用》 2024年第8期17-20,共4页
随着芯片规模的增加,ECO的需求和大小也随之增加,其中当新增寄存器数量达到百位量级时,人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具,在综合考量逻辑正确性和中后端物理实现可行性的基础上,采用归一思路下的... 随着芯片规模的增加,ECO的需求和大小也随之增加,其中当新增寄存器数量达到百位量级时,人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具,在综合考量逻辑正确性和中后端物理实现可行性的基础上,采用归一思路下的“S”型连线和room值下的再分组等方法,实现了上述问题的自动化和高效化解决,在逻辑上确保了时钟域一致性等问题,物理上同时兼顾了布局布线优化和最大扫描链长度。并且其自动化的高效性,在项目实践中能够快速完成上百数量寄存器的扫描链接入。 展开更多
关键词 Conformal ECO 扫描链 新增寄存器 自动化
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X-Debugger:基于FPGA的扫描调试器设计及实现
20
作者 李小波 唐志敏 《高技术通讯》 CAS 北大核心 2024年第8期824-831,共8页
针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入... 针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。 展开更多
关键词 硅后调试 现场可编程门阵列(FPGA) 扫描链 寄存器回读 状态重建
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