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题名极化码原理及应用
被引量：14
- 1
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作者
李斌
王学东
王继伟
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机构
哈尔滨工业大学通信技术研究所
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出处
《通信技术》
2012年第10期21-23,共3页
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文摘
基于信道的组合和分离,当组合信道的数量趋于无穷大的时候,一部分信道趋向于完美的信道,而一部分信道则趋向于纯噪声信道,即信道极化现象。基于此信道极化现象可以构造一种极化码,选择性使用组合信道中比较好的,因此极化码理论上可以达到香农限。极化码的原理包括极化码基础、极化码结构、极化码编码、SC译码。最后给出了在源编码的领域里应用极化码的一种方法,较小的牺牲码率而带来性能上较大的提高。
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关键词
极化码
极化现象
极化码编码
SC译码
源编码
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Keywords
polar code polarization
polar encoding
SC decoding
source coding
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分类号
TN911.22
[电子电信—通信与信息系统]
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题名基于遗传算法的无人侦察机航迹规划
被引量：4
- 2
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作者
贺涛
谢军
王文娟
刘宇坤
李月娟
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机构
空军军工程大学工程学院
西安理工大学印刷包装工程学院
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出处
《弹箭与制导学报》
CSCD
北大核心
2010年第3期209-212,共4页
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文摘
提出了基于遗传算法的URAV航迹规划,将航迹规划的多种约束与算法相融合,综合考虑了多种约束条件对航迹规划的影响。算法采用了改进的航迹极坐标编码方式,算法参数采用了自适应的交叉率和变异率,实现了URAV以最小的被发现概率到达目标点,仿真结果表明该方法是可行而有效的。
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关键词
无人侦察机
航迹规划
航迹极极坐标编码方式
遗传算法
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Keywords
URAV
path planning
the polar coordinates encoding method
genetie algorithm
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分类号
V279
[航空宇航科学与技术—飞行器设计]
V249.122
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题名系统极化码的高效低复杂度编译码算法研究
被引量：4
- 3
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作者
谭燕秋
郑郁正
杜江
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机构
成都信息工程大学通信工程学院
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出处
《现代电子技术》
北大核心
2019年第17期25-28,共4页
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基金
四川省科技厅科技创新研发专项——科技支撑计划资助项目(2014RZ0017)~~
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文摘
系统极化码能减弱非系统极化码在连续抵消(SC)译码时的误码扩散敏感性,且在相同计算复杂度下拥有更好的误码性能,已被第五代通信系统采用,作为信道编码方式之一。在对系统极化码进行构造时采用经典的巴氏参数界法,编码时采用复杂度低且高效的非迭代编码算法,译码时采用循环校验码(C RC)辅助的基于对数似然比的连续抵消列表算法(LLR SCL)与再编码结合。仿真结果表明,低信噪比下中等长度的系统极化码的SCL译码性能远优于SC译码;再加以CRC辅助译码后,其性能可得到大幅提升。
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关键词
系统极化码编码
系统极化码译码
非迭代编码算法
连续抵消译码
循环校验码
仿真分析
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Keywords
systematic polar code encoding
systematic polarization code decoding
non iterative coding algorithm
successive cancellation encoding
CRC
simulation analysis
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分类号
TN911.2-34
[电子电信—通信与信息系统]
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题名基于FPGA的低硬件复杂度的极化码编码实现方案
被引量：1
- 4
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作者
周秉毅
陈紫强
谢跃雷
黄志成
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机构
桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室
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出处
《桂林电子科技大学学报》
2018年第6期448-452,共5页
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基金
国家自然科学基金(61461015)
桂林电子科技大学研究生教育创新计划(2017YJCX24)
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文摘
为了降低极化码编码硬件电路的成本并提高编码结构的灵活性,从面积优化的角度,提出了一种基于FPGA的低硬件复杂度的极化码编码实现方案。采用复用结构替换极化码编码中硬件复杂度较高的直接并行克罗内克积运算结构,并将其封装成可以实现任意维数克罗内克积运算的IP核。实验结果表明,当基矩阵为2阶时,实现最小运算单元所需的寄存器数量降低至原来的1/4,整体硬件复杂度降低至与码长呈线性关系的复杂度。
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关键词
极化码编码
克罗内克积
FPGA
面积优化
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Keywords
polar code encoding
Kronecker product
FPGA
area optimized
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分类号
TN911.22
[电子电信—通信与信息系统]
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题名并行高吞吐率多模极化码编码器设计
被引量：1
- 5
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作者
刘丽华
管武
梁利平
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机构
中国科学院微电子研究所
中国科学院大学
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出处
《计算机工程》
CAS
CSCD
北大核心
2019年第4期72-77,共6页
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基金
国家自然科学基金面上项目(61471354)
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文摘
为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit～4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。
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关键词
极化码编码器
高吞吐率
并行
多模
ASIC实现
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Keywords
polar codes encoder
high throughput
parallel
multi-mode
ASIC implementation
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分类号
TN911.22
[电子电信—通信与信息系统]
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