基于FPGA的高速实时FFT处理器设计 被引量：7

1

作者 周海斌 刘刚 《电子工程师》 2005年第1期54-56,共3页

结合高速、实时快速傅里叶变换(FFT)的实际需求,在分析了基4、按频率抽取(DIF)FFT算法的基础上,采用多级串行的同步流水线结构,利用现场可编程门阵列(FPGA)完成1024点、16位复数点、块浮点FFT。整个设计划分成多个功能模块,全部采用Veri... 结合高速、实时快速傅里叶变换(FFT)的实际需求,在分析了基4、按频率抽取(DIF)FFT算法的基础上,采用多级串行的同步流水线结构,利用现场可编程门阵列(FPGA)完成1024点、16位复数点、块浮点FFT。整个设计划分成多个功能模块,全部采用VerilogHDL描述,并在VirtexⅡ器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。 展开更多

关键词 7FFT FPGA 流水线操作 块浮点 VERILOG HDL

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一种高速低功耗直接数字频率合成器的设计与实现 被引量：11

2

作者 郭军朝 王森章 《微电子学》 CAS CSCD 北大核心 2004年第5期572-574,共3页

　根据直接数字频率综合(DDS)的原理,采用各种优化技术,设计了一种高速低功耗直接数字频率合成器。详细介绍了电路结构及优化方法。电路采用Xilinx公司的Virtex器件实现,取得了较好的整体性能。

关键词 现场可编程门阵列 频率合成器 直接数字频率合成 流水线结构

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实时可重配置FFT处理器的ASIC设计 被引量：5

3

作者 万红星 陈禾 韩月秋 《北京理工大学学报》 EI CAS CSCD 北大核心 2006年第4期342-344,348,共4页

设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18μm工艺上进行A... 设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18μm工艺上进行ASIC实现.该处理器芯片在100 MHz时钟频率连续工作时,处理一组1 024点FFT序列需要24.8μs,每隔10.24μs输出一组1 024点运算结果.该处理器芯片已应用于某宽带数字接收机中. 展开更多

关键词 快速傅里叶变换 流水线结构 可重配置

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面向OFDM应用的低硬件开销低功耗64点FFT处理器设计 被引量：3

4

作者 于建 《电讯技术》 北大核心 2020年第3期338-343,共6页

在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种... 在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种低硬件开销、低功耗的基-24算法流水线架构FFT处理器设计方案。在硬件实现上,采用单路延迟负反馈(Single-path Delay Feedback,SDF)流水线架构;为了降低硬件资源消耗,基于新型的改良蝶形架构利用正则有符号数(Canonical Signed Digit,CSD)常数乘法器替代布斯乘法器完成所有的复数乘法运算。设计采用QUARTUS PRIME工具进行开发,搭配Cyclone 10 LP系列器件,编译结果显示该方案与其他已存在的方案相比,至少节约硬件成本25%,降低功耗18%。 展开更多

关键词 正交频分复用 快速傅里叶变换处理器 改良蝶形架构 CSD常数乘法器 流水线架构

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基于FPGA的三相电网故障环境下锁相技术分析 被引量：2

5

作者 刘超 庄圣贤 +1 位作者 刘思佳 谢茂军 《电子科技》 2014年第9期148-152,共5页

为使三相光伏并网逆变器在各种电网环境下准确、快速地锁定基波相位。利用三相锁相环基本结构,提出了一种在FPGA上的数字锁相环设计。通过流水线结构编写Verilog HDL硬件描述语言对dq坐标变换、PI控制器和数控振荡器在FPGA模块化实现锁... 为使三相光伏并网逆变器在各种电网环境下准确、快速地锁定基波相位。利用三相锁相环基本结构,提出了一种在FPGA上的数字锁相环设计。通过流水线结构编写Verilog HDL硬件描述语言对dq坐标变换、PI控制器和数控振荡器在FPGA模块化实现锁相算法。并以FPGA为验证平台,分析了三相锁相环在电网故障环境中,即三相不平衡、频率突变、相位突变和电网谐波干扰等对三相锁相环技术分析得出误差。利用Matlab模拟电网故障Modelsim进行系统仿真,仿真结果验证了该锁相环能够快速准确地锁定电网基波相位,并对畸变电压具有较强的抑制作用。 展开更多

关键词 FPGA 三相锁相环 电网故障 流水线结构

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基于FPGA的FFT处理器设计 被引量：2

6

作者 任健 高晓蓉 《现代电子技术》 2010年第24期142-144,147,共4页

在火车车轮的振动式擦伤检测系统中,经常需要对振动信号进行频谱分析,为实现振动频谱信号的及时输出,在此根据FFT算法中的一种变形运算流图,提出一种基于FPGA的FFT流水线结构,总结了利用流水线结构实现这种FFT运算流图的数据存取规律,... 在火车车轮的振动式擦伤检测系统中,经常需要对振动信号进行频谱分析,为实现振动频谱信号的及时输出,在此根据FFT算法中的一种变形运算流图,提出一种基于FPGA的FFT流水线结构,总结了利用流水线结构实现这种FFT运算流图的数据存取规律,并按此结构利用Verilog语言设计了64点数据的6级流水线运算结构。利用振动信号测试数据进行仿真实验,结果表明该设计方法的正确可靠。 展开更多

关键词 FFT算法 FPGA 流水线结构 蝶形运算 流图

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FDTD算法的FPGA实现 被引量：2

7

作者 徐奇澎 郭裕顺 《电子器件》 CAS 北大核心 2012年第2期236-239,共4页

FDTD是电磁波数值仿真的重要方法,应用中的主要问题是对于大尺寸仿真,计算量太大。为了提高计算速度,采用FPGA来实现FDTD算法,通过设计专门的硬件计算电路,来提高计算速度。在设计中采用了流水线技术、并行计算等方法加速措施,并采用双... FDTD是电磁波数值仿真的重要方法,应用中的主要问题是对于大尺寸仿真,计算量太大。为了提高计算速度,采用FPGA来实现FDTD算法,通过设计专门的硬件计算电路,来提高计算速度。在设计中采用了流水线技术、并行计算等方法加速措施,并采用双口RAM存储数据,极大地减少了数据读取时间。综合以上方法可以使算法的运算速度得到明显的提升。 展开更多

关键词 电磁和光电建模 时域有限差分算法 FPGA 流水线结构 并行计算

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基于FPGA快速二维DCT图像编码结构 被引量：1

8

作者 龙飞 李良荣 李绪诚 《贵州大学学报（自然科学版）》 2012年第4期67-70,共4页

本文提出了一种二维DCT快速算法的FPGA实现结构,采用行列分解算法将二维DCT分解成两个一维DCT和一个转置缓冲器组成的结构,其中一维DCT借鉴Arai DCT算法,并采取了FPGA特有的并行的流水线技术,该结构极大减少了加法器和乘法器的数量,节... 本文提出了一种二维DCT快速算法的FPGA实现结构,采用行列分解算法将二维DCT分解成两个一维DCT和一个转置缓冲器组成的结构,其中一维DCT借鉴Arai DCT算法,并采取了FPGA特有的并行的流水线技术,该结构极大减少了加法器和乘法器的数量,节省了计算时间。该结构的特点是高数据吞吐率、硬件资源消耗少,功耗低。实验结果证明了二维DCT核设计的正确性,适合图像的实时处理。 展开更多

关键词 二维离散余弦变换(DCT) 流水线结构 硬件结构 现场可编程门阵列(FPGA)

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基于ROM结构的直接数字频率合成器ASIC设计 被引量：1

9

作者 季轩 毛陆虹 +2 位作者 陈力颍 谢生 张世林 《电路与系统学报》 CSCD 北大核心 2011年第6期19-23,共5页

完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchi... 完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。 展开更多

关键词 直接数字频率合成器(DDS) 流水线结构 ROM压缩算法 ASIC

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低硬件成本256点FFT处理器的IP核设计

10

作者 于建 范浩阳 《数据采集与处理》 CSCD 北大核心 2022年第4期917-925,共9页

设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核。采用按频率抽取的基⁃24算法和单路延迟负反馈(Single⁃path delay feedback,SDF)流水... 设计了一种基于现场可编程门阵列(Field programmable gate array,FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform,FFT)处理器的IP核。采用按频率抽取的基⁃24算法和单路延迟负反馈(Single⁃path delay feedback,SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit,CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子W^(i)_(256)与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory,ROM)。该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现。结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements,LEs)使用量与记忆体位(Memory bits,MBs)使用量仅为3978 LEs和6456 MBs。 展开更多

关键词 快速傅里叶变换 旋转因子 串接CSD常数乘法器 流水线架构 硬件成本

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一种实现网络入侵检测的高效算法及其实现架构

11

作者 余伟 田新志 陈丹 《计算机测量与控制》 2022年第9期133-139,147,共8页

为了实现网络入侵检测系统中的精确字符串匹配,文章提出了一种基于叶子-附加和二叉搜索树的字符串匹配算法及其实现架构;首先采用叶子-追加算法来对给定的模式集进行处理,以消除模式之间的重叠;然后采用二叉搜索树算法提取叶子模式及其... 为了实现网络入侵检测系统中的精确字符串匹配,文章提出了一种基于叶子-附加和二叉搜索树的字符串匹配算法及其实现架构;首先采用叶子-追加算法来对给定的模式集进行处理,以消除模式之间的重叠;然后采用二叉搜索树算法提取叶子模式及其匹配向量来构建二叉搜索树,并根据每个节点的比较结果,通过左遍历或右遍历来实现字符串的精确匹配;为了进一步提高字符串匹配算法的内存效率,提出了级联二叉搜索树;最后給出了实现精确字符串匹配的总体架构和各个功能模块的架构;实验结果表明,文章提出的设计不仅在内存效率和吞吐量方面优于目前先进的设计技术,而且具有灵活的可扩展性。 展开更多

关键词 网络入侵检测系统 精确字符串匹配 叶子模式 匹配向量 二叉搜索树 流水线架构 内存效率 吞吐量

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一种紧凑型1024点流水线FFT处理器设计 被引量：1

12

作者 于建 霍永华 +1 位作者 焦利彬 杨杨 《无线电工程》 北大核心 2021年第11期1326-1334,共9页

设计了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的紧凑型1024点流水线架构快速傅里叶变换(Fast Fourier Transform,FFT)处理器。采用基-25 FFT算法用于减少旋转因子复数乘法运算的复杂度,硬件实现上采用了单路延... 设计了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的紧凑型1024点流水线架构快速傅里叶变换(Fast Fourier Transform,FFT)处理器。采用基-25 FFT算法用于减少旋转因子复数乘法运算的复杂度,硬件实现上采用了单路延迟负反馈(Single Delay Feedback,SDF)流水线架构。提出了旋转因子拆分方案,将旋转因子W^(i)_(1024)拆分为W^(1)_(1024)和W^(i)_(512),使得所有的复数乘法运算全部由正则有符号数(Canonical Signed Digit,CSD)常数乘法器来完成,无需任何只读存储器(Read Only Memory,ROM)对旋转因子常数值进行存储,大幅降低了设计所消耗的硬件成本。评估结果显示,与以往的设计方案相比,所提方案至少节约逻辑单元使用量(Logic Elements,LEs)28%,记忆体单元使用量(Memory bits,MBs)48%。 展开更多

关键词 快速傅里叶变换 旋转因子 CSD常数乘法器 流水线架构 处理器

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面向流场计算的专用超级计算机体系结构研究

13

作者 康继昌 王敬文 +2 位作者 韩兆轩 洪远麟 薛贺 《航空学报》 EI CAS CSCD 北大核心 1989年第9期A472-A478,共7页

本文在对流体力学等一类大型计算问题的并行计算模型进行分析的基础上,提出了一种可以实现大规模并行处理的专用超级计算机体系结构方案。该系统由一台宿主机和一个多计算机阵列组成一台个人超级计算机。利用专用性,减小复杂性,提高并... 本文在对流体力学等一类大型计算问题的并行计算模型进行分析的基础上,提出了一种可以实现大规模并行处理的专用超级计算机体系结构方案。该系统由一台宿主机和一个多计算机阵列组成一台个人超级计算机。利用专用性,减小复杂性,提高并行性是系统的主要特色。系统采用二维超环结构作为计算机结点之间的互连结构,反映了计算中数据交换的局部性特点,具有好的通信性能。每个计算机结点本身又采用流水线向量处理结构,从而将高层次的多机并行与低层次的向量处理相结合,实现了大规模的并行计算。本文讨论了系统的软、硬件结构并研究和评价了通信性能。 展开更多

关键词 超级计算机 流体分学 流场

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6位A/D转换器流水线电路结构的改进设计

14

作者 韩雁 王泽 方斌 《微电子学》 CAS CSCD 北大核心 2005年第5期461-464,469,共5页

文章介绍了流水线电压型结构A/D转换器的一种改进设计。该6位A/D转换器采用6个相同的处理单元级联,每个处理单元(内部倍乘作差单元统一设计)对所输入的模拟信号进行量化,输出一位数字信号,并把经该级处理后剩下的量化噪声信号传入下一... 文章介绍了流水线电压型结构A/D转换器的一种改进设计。该6位A/D转换器采用6个相同的处理单元级联,每个处理单元(内部倍乘作差单元统一设计)对所输入的模拟信号进行量化,输出一位数字信号,并把经该级处理后剩下的量化噪声信号传入下一处理单元,如此下去,直至最后一个处理单元。电路采用0.6μm双阱、双多晶硅、双金属线的标准CMOS工艺实现,芯片面积为2.05 mm×1.95 mm=3.9975 mm2,共有28个I/O管脚。 展开更多

关键词 A/D转换器 流水线结构 电压型 倍乘/减法电路

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基于现场可编程门阵列的Linux统一加密设置认证算法的流水线架构

15

作者 杨文勇 黄鹭 +3 位作者 吴孔程 曹春晖 赵禀睿 李晓潮 《厦门大学学报（自然科学版）》 CAS CSCD 北大核心 2018年第4期572-580,共9页

Linux统一加密设置(LUKS)是Linux操作系统的标准磁盘加密认证规范并得到广泛应用.由于其算法构成复杂且所需资源较多,如何利用单个现场可编程门阵列(FPGA)的有限资源来实现整个算法并获得高吞吐率是研究工作的重点和难点.为此,研究了一... Linux统一加密设置(LUKS)是Linux操作系统的标准磁盘加密认证规范并得到广泛应用.由于其算法构成复杂且所需资源较多,如何利用单个现场可编程门阵列(FPGA)的有限资源来实现整个算法并获得高吞吐率是研究工作的重点和难点.为此,研究了一种高能效的LUKS认证算法流水线架构,包括采用4级流水线的安全散列算法(SHA-1)和8级流水线的基于密码的密钥派生函数(PBKDF2)-基于哈希消息验证代码(HMAC)-SHA-1),并使用块随机存取存储器(BRAM)实现了基于S盒和T盒(ST-box)映射表的高级加密标准(AES)-128-电子密码本模式(ECB)算法,以节省FPGA的查找表资源用于上述的流水线架构实现.运行结果显示本设计的密码遍历速度达到了342s-1,功耗仅为5.27W,每个密钥的平均计算能量为0.015J.口令恢复速度超过了工作频率为700 MHz、480核的GTX 480图像处理器(GPU),同时其能耗仅为GPU的1/13. 展开更多

关键词 Linux统一加密设置认证 密钥派生函数 安全散列算法 高级加密标准ST-box 流水线架构

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基于FPGA的移位寄存器流水线结构FFT处理器设计与实现

16

作者 郝小龙 韦高 刘娜 《现代电子技术》 2010年第9期172-176,共5页

设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有... 设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。 展开更多

关键词 FFT处理器 流水线结构 FPGA QuartusⅡ VERILOG HDL

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流水线结构在数据采集中的应用

17

作者 居晨 胡文松 《南京邮电学院学报》 北大核心 1996年第1期62-65,共4页

从分析数据采集与监视系统的特点出发，讨论了流水线结构在数据采集与监视系统中的应用，探讨了流水线结构的几种工作方式，以及在每种工作方式下的速率和优缺点，最后提出了一种利用流水线结构提高采集速率的方案。

关键词 数据采集 并行处理 流水线结构

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应用于UWB系统的低硬件开销128点FFT处理器设计

18

作者 于建 赵炅柱 《数据采集与处理》 CSCD 北大核心 2019年第2期358-366,共9页

快速傅里叶变换(Fast Fourier transform,FFT)处理器是数字信号处理领域的核心单元。本文针对超宽带(Ultra wideband,UWB)系统提出了一种低硬件开销的128点FFT处理器设计方案。此方案在算法上采用了混合基-24-23算法,硬件实现上采用了... 快速傅里叶变换(Fast Fourier transform,FFT)处理器是数字信号处理领域的核心单元。本文针对超宽带(Ultra wideband,UWB)系统提出了一种低硬件开销的128点FFT处理器设计方案。此方案在算法上采用了混合基-24-23算法,硬件实现上采用了单路延迟负反馈(Single delay feedback,SDF)流水线架构,在处理复数乘法运算上,提出一种新型串接正则有符号数(Canonical signed digit,CSD)常数乘法器替代常用布斯乘法器对旋转因子W1i28的复数乘法运算进行实现,大幅降低了FFT处理器消耗的硬件资源。本文设计基于QUARTUS PRIME平台进行开发,并搭配Cyclone 10 LP系列器件,编译报告显示本文方案对比于其他已存在的方案,具有最低的硬件开销和功耗。 展开更多

关键词 傅里叶变换 混合基算法 CSD常数乘法器 布斯乘法器 流水线架构

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一种12位50MS/s CMOS流水线A/D转换器

19

作者 张欧 王新安 葛彬杰 《现代电子技术》 2011年第12期176-179,共4页

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器(ADC)。为了减小失真和降低功耗,该ADC利用余量增益放大电路(MDAC)内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依... 采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器(ADC)。为了减小失真和降低功耗,该ADC利用余量增益放大电路(MDAC)内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。 展开更多

关键词 A/D转换器 流水线结构 时间常数匹配 数字校正

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一种低复杂度的通用FFT处理器

20

作者 周敏 余松煜 归琳 《电视技术》 北大核心 2005年第8期35-37,共3页

利用R22SDF算法的低复杂度的特点,在其基础上演变出一种通用的FFT算法。该方法可适用于所有的2n点FFT运算。该算法采用流水线结构,以满足数据实时性处理的要求。

关键词 快速傅里叶变换 流水线结构 蝶形运算

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