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Verilog HDL阻塞属性探究及其应用
1
作者 郭宝增 汪祥春 《信息化纵横》 2009年第12期69-71,共3页
阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦。阻塞赋值与非阻塞赋值语句既血脉相连,又有本... 阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦。阻塞赋值与非阻塞赋值语句既血脉相连,又有本质的区别。透过原理和实际应用,从不同侧面对阻塞赋值与非阻塞赋值进行剖析,并阐述了阻塞赋值与非阻塞赋值的各自特点及其应用。 展开更多
关键词 VERILOG HDL 阻塞赋值 非阻塞赋值 层积事件列
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Verilog HDL中阻塞与非阻塞过程赋值的区别与应用
2
作者 王宗宝 梁齐 《现代电子技术》 2005年第18期99-101,共3页
阻塞与非阻塞过程赋值在Verilog语言中是最容易混淆的两种结构,正确理解两者在仿真和综合中的区别是很困难的。阻塞与非阻塞过程赋值的误用不仅在仿真时会产生一些逻辑错误,而且会造成仿真与综合的不一致,更为严重的是往往这种错误不易... 阻塞与非阻塞过程赋值在Verilog语言中是最容易混淆的两种结构,正确理解两者在仿真和综合中的区别是很困难的。阻塞与非阻塞过程赋值的误用不仅在仿真时会产生一些逻辑错误,而且会造成仿真与综合的不一致,更为严重的是往往这种错误不易被发现。为解决这一问题,必须深刻理解阻塞与非阻塞过程赋值的功能和执行过程的本质区别。并在此基础上运用一些可以产生可综合逻辑并能避免仿真错误的重要的编码风格,才可以有效地避免阻塞与非阻塞过程赋值的误用。 展开更多
关键词 VERILOG HDL 阻塞式过程赋值 非阻塞式过程赋值 有限状态机
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基于GSTE的验证在UART模块中的应用研究
3
作者 王志才 杨国武 +1 位作者 郑德生 漆美 《微电子学与计算机》 CSCD 北大核心 2013年第9期22-25,共4页
实现基于VIS平台的GSTE验证方法,并将非阻塞性赋值算法引入VIS中,完成了对UART的寄存器传输级模型的FSM的状态转移的验证和对发送的数据是否与输入数据一致的符号化验证.实验表明,该方法能够完成测试用例的全覆盖,说明了该方法在实际例... 实现基于VIS平台的GSTE验证方法,并将非阻塞性赋值算法引入VIS中,完成了对UART的寄存器传输级模型的FSM的状态转移的验证和对发送的数据是否与输入数据一致的符号化验证.实验表明,该方法能够完成测试用例的全覆盖,说明了该方法在实际例子中所具有的重要意义. 展开更多
关键词 形式化验证 GSTE UART VIS 非阻塞性赋值
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