一种数字信号处理器中的高性能乘加器设计 被引量：2

1

作者 孙偲彦 蒋剑飞 毛志刚 《微电子学》 CAS CSCD 北大核心 2010年第1期32-36,共5页

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩... 乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。 展开更多

关键词 数字信号处理器 乘加器 BOOTH编码 华莱士树压缩

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适于流水线结构的改进FIPS算法及其实现 被引量：1

2

作者 谷荧柯 白国强 陈弘毅 《微电子学》 CAS CSCD 北大核心 2008年第5期609-613,共5页

分析了基于FIPS的乘加器结构的VLSI实现随着操作数宽度的变化,速度和面积的变化趋势;提出了一种改进FIPS算法,解决了采用流水线结构的数据通路导致的数据迟滞问题。在SMIC0.18μm CMOS工艺下,基于该改进算法,设计了一个128位操作数位宽... 分析了基于FIPS的乘加器结构的VLSI实现随着操作数宽度的变化,速度和面积的变化趋势;提出了一种改进FIPS算法,解决了采用流水线结构的数据通路导致的数据迟滞问题。在SMIC0.18μm CMOS工艺下,基于该改进算法,设计了一个128位操作数位宽的模乘器,与基于原算法的设计相比,硬件面积增加约5%,效率提高了约42%。利用该模乘器进行1024位RSA运算时,速度可达1.1Mbps。 展开更多

关键词 MONTGOMERY算法 FIPS 乘加器 流水线 模乘器

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一种细粒度可重构的深度神经网络加速芯片 被引量：1

3

作者 刘晏辰 刘洋 《半导体技术》 CAS 北大核心 2020年第1期25-30,51,共7页

提出了一种高能效的细粒度可重构的深度神经网络(DNN)加速芯片。该芯片是基于并行计算阵列设计的,它包含144个处理单元,多个处理单元可以实现卷积、矩阵乘、取最大值或取平均值等运算,可以用于加速DNN。每个处理单元之间是通过片上网络(... 提出了一种高能效的细粒度可重构的深度神经网络(DNN)加速芯片。该芯片是基于并行计算阵列设计的,它包含144个处理单元,多个处理单元可以实现卷积、矩阵乘、取最大值或取平均值等运算,可以用于加速DNN。每个处理单元之间是通过片上网络(NOC)连接的,每个处理单元的运算结果可以直接发送给相邻的处理单元,运算中间数据不需要缓存。相邻处理单元间的数据流可以自由配置成各种拓扑结构,从而适配运算的多样性。为了实现激活函数,提出了一种高效的映射非线性函数的硬件实现方法。该芯片采用了标准的130 nm CMOS工艺制造,芯片面积为5.77 mm^2。该设计在133 MHz的工作频率下实现了38.3 GOPS的峰值算力。该芯片在1.2 V的电源电压下功耗为109 mW,芯片能效为0.351 TOPS/W。 展开更多

关键词 细粒度 深度神经网络(DNN) 处理单元 片上网络(NOC) 乘加器 激活函数

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FIPS乘加器架构的VLSI实现研究 被引量：1

4

作者 谷荧柯 白国强 陈弘毅 《微电子学与计算机》 CSCD 北大核心 2008年第12期50-54,59,共6页

分析了Montgomery模乘算法及其几种实现方式,指出FIPS方式是适合乘加器结构VLSI实现的一种算法.给出了FIPS方式的数据通路和控制部分的实现方案.提出了在选择不同的操作数位宽的情况下,对具体实现的评价标准.结合具体数据分析了随着操... 分析了Montgomery模乘算法及其几种实现方式,指出FIPS方式是适合乘加器结构VLSI实现的一种算法.给出了FIPS方式的数据通路和控制部分的实现方案.提出了在选择不同的操作数位宽的情况下,对具体实现的评价标准.结合具体数据分析了随着操作数位宽的变化,面积、速度和功耗指标的变化趋势,并对使用单乘法器和双乘法器的情况进行了比较. 展开更多

关键词 MONTGOMERY算法 FIPS方式 乘加器结构 面积 速度 功耗

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DSP中MAC的微系统结构设计(英文)

5

作者 周昔平 高德远 +2 位作者 樊晓桠 荆元利 沈戈 《微电子学与计算机》 CSCD 北大核心 2004年第3期92-96,共5页

在实际的高性能定点数字信号处理器(DSP)设计过程中,往往需要设计一个功能复杂的乘累加器。也就是说,乘累加器不光是要同时完成通常所见的带符号数和无符号数的乘加及乘减运算,而且还需要同时完成整数乘加和小数乘加运算,无偏差的舍入运... 在实际的高性能定点数字信号处理器(DSP)设计过程中,往往需要设计一个功能复杂的乘累加器。也就是说,乘累加器不光是要同时完成通常所见的带符号数和无符号数的乘加及乘减运算,而且还需要同时完成整数乘加和小数乘加运算,无偏差的舍入运算,饱和等功能。另外,为了解决DSP中数据相关的问题,往往要求乘累加器在单拍完成所有的这些运算,因此很难找到一个高速度低成本的实现方案。文章首先给出了通常的高性能定点DSP中乘累加器所需要完成的功能需求,然后提出并实现了一个16位高性能乘累加器,将其所需要完成的上述各种功能巧妙地整合起来在单拍内完成,而完成所有上述功能只需要3级4押2压缩和一次超前进位的加法运算。该乘累加器采用0.35μm工艺实现,已经嵌入到数字信号处理器中并已经成功应用于实际的工程项目。 展开更多

关键词 DSP 数字信号处理器 MAC 微系统结构 结构设计

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MPEG-2视频解码中IDCT的FPGA实现 被引量：1

6

作者 徐琪 钱步仁 宋小庚 《国外电子测量技术》 2009年第7期56-58,68,共4页

随着MPEG-2被广泛地应用于数字电视领域,研究其中的IDCT算法有了很大的意义。针对IDCT运算复杂的特点,提出了一种在FPGA平台上实现快速IDCT算法的结构,采用Loeffler等人的算法,该结构运用基于分配算法(DA)的乘法-累加器(MAC)结构以及流... 随着MPEG-2被广泛地应用于数字电视领域,研究其中的IDCT算法有了很大的意义。针对IDCT运算复杂的特点,提出了一种在FPGA平台上实现快速IDCT算法的结构,采用Loeffler等人的算法,该结构运用基于分配算法(DA)的乘法-累加器(MAC)结构以及流水线技术,消除了乘法运算。仿真结果表明,该二维IDCT核设计正确,并且具有速度快、输出数据的精度高的特点。 展开更多

关键词 IDCT FPGA 乘法-累加器 流水线

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一种新型乘法累加器IP设计

7

作者 陈钦树 文爱军 雷海军 《湖南工程学院学报（自然科学版）》 2004年第3期51-54,共4页

以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公... 以一个8位高速并行乘法累加器的IP设计为例子,介绍了一种设计高速乘法累加器的方法.通过在Wallance树模块中改变部分积压缩方式,使该乘法累加器占用的FPGA资源减少了19.8%,而运算速度提高了9.5%.整个设计用VerilogHDL描述,并在Xilinx公司xc2vp20器件上实现. 展开更多

关键词 高速乘法累加器 改进Booth算法 WALLACE树

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复数乘法累加器的正向设计

8

作者 黄广宇 朱亚江 +2 位作者 洪一 叶青 孟津棣 《半导体技术》 CAS CSCD 北大核心 2001年第10期29-32,共4页

复数乘法累加／累减器件（ＣＭＡＣ）是为满足新一代高性能高速信号处理系统的需要而进行研制开发的专用集成电路。本文从ＣＭＡＣ的系统仿真、高层次综合、整体结构的划分及内部单元的性能优化设计进行详细的描述。并进一步针对ＣＭＡ... 复数乘法累加／累减器件（ＣＭＡＣ）是为满足新一代高性能高速信号处理系统的需要而进行研制开发的专用集成电路。本文从ＣＭＡＣ的系统仿真、高层次综合、整体结构的划分及内部单元的性能优化设计进行详细的描述。并进一步针对ＣＭＡＣ进行了门级仿真和版图优化的讨论和分析。 展开更多

关键词 复数乘法累加器 专用集成电路 正向设计

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基于FPGA的一种通用DBF运算单元实现 被引量：3

9

作者 徐飞 《火控雷达技术》 2020年第2期66-69,共4页

随着技术的进步和战场环境的日趋复杂,数字波束形成(DBF)体制雷达得到了广泛的应用。但是,其多变的需求为DBF体制雷达信号处理机的设计提出了更高的要求。本文对DBF的FPGA实现方式进行研究,提出一种在使用资源一定的情况下,能够满足数... 随着技术的进步和战场环境的日趋复杂,数字波束形成(DBF)体制雷达得到了广泛的应用。但是,其多变的需求为DBF体制雷达信号处理机的设计提出了更高的要求。本文对DBF的FPGA实现方式进行研究,提出一种在使用资源一定的情况下,能够满足数据率与波束数互换的通用实现方法。 展开更多

关键词 数字波束形成 串并转换 乘累加模块

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基于FPGA的DBF设计与实现 被引量：2

10

作者 张薇 吕宏程 +2 位作者 邱传飞 程慧华 周全志 《火力与指挥控制》 CSCD 北大核心 2011年第6期176-178,182,共4页

充分利用FPGA资源丰富、处理灵活等优势,采用FPGA技术实现了高带宽、高精度的DBF系统,能够与DSP系统互通,接收来自DSP系统的权值。系统通过测试,性能良好。

关键词 DBF 乘累加 同步 权值

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一种用于32位CPU的CPL流水线乘加器的设计 被引量：1

11

作者 赵楠 李树国 羊性滋 《微电子学》 CAS CSCD 北大核心 2004年第6期670-674,共5页

　综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化。为解决这个问题,采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器,使其流水线段数从原来的5段缩减为与CPU指令... 　综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化。为解决这个问题,采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器,使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段,简化了控制、降低了功耗、节省了面积。 展开更多

关键词 乘法器 乘加器 互补传输门逻辑 BOOTH算法 中央处理器

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基于流水线重构技术的16x16位乘加器的设计 被引量：3

12

作者 赵倩 汤乃云 韩桂泽 《微计算机信息》 北大核心 2006年第12Z期302-304,共3页

比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿... 比较了几种16x16位乘加器的实现方法,给出了一种嵌入于微处理器的基于流水线重构技术的16x16位乘加器的设计方案,该设计可完成16bit整数或序数的乘法或乘加运算,并提高了运算的速度,减少了面积。利用CadenceEDA工具对电路进行了仿真,仿真结果验证了设计的准确性。 展开更多

关键词 乘加器 乘法器 流水线

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一种嵌入于微处理器的8位乘加器的设计 被引量：3

13

作者 韩桂泽 胡越黎 向慧芳 《计算机测量与控制》 CSCD 2006年第5期651-654,共4页

给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值... 给出了一种嵌入于微处理器,8bit×8bit+20bit并行MAC单元的设计;该设计可完成8bit整数或序数的乘法或乘加运算,具有整数乘加运算的饱和检测和饱和处理功能;设计中采用了一种新型Booth编码方法;对部分积压缩阵列进行了优化,将累加值作为一个部分积参与部分积压缩阵列的累加运算,节省了一级超前进位加法器;压缩阵列采用了一种新型4∶2压缩器,进一步缩短了延时,节省了面积。 展开更多

关键词 乘加器 乘法器 饱和处理 嵌入于微处理器

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