嵌入式系统软/硬件协同设计技术综述 被引量：25

1

作者 熊光泽 詹瑾瑜 《计算机应用》 CSCD 北大核心 2006年第4期757-760,764,共5页

随着微电子技术和计算机技术的飞速发展,嵌入式产品广泛应用于消费电子、智能家电、通信设备等多个领域。介绍了嵌入式系统现状,分析了今后的发展趋势,阐述了传统方法的缺陷,介绍了一个新的设计方法学———SoC(片上系统)嵌入式系统软/... 随着微电子技术和计算机技术的飞速发展,嵌入式产品广泛应用于消费电子、智能家电、通信设备等多个领域。介绍了嵌入式系统现状,分析了今后的发展趋势,阐述了传统方法的缺陷,介绍了一个新的设计方法学———SoC(片上系统)嵌入式系统软/硬件协同设计,并较详细分析了支撑该方法学的相关技术。 展开更多

关键词 嵌入式系统 协同设计 重用 片上系统 ip核 软件构件 协同综合 测试调度

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基于IP Core的FIR数字滤波器的FPGA实现 被引量：15

2

作者 许金生 周春雪 赵从毅 《安徽工业大学学报（自然科学版）》 CAS 2007年第3期309-313,337,共6页

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整... 介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整个过程方便、快捷;去伪延迟控制器效果明显。 展开更多

关键词 可编程逻辑门陈列 有限冲击响应 ip核 伪信号

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面向SOPC Builder的用户自定义IP核开发 被引量：11

3

作者 章智慧 白瑞林 沈宪明 《自动化仪表》 CAS 2006年第9期23-26,共4页

详细阐述了增强用户自定义IP核可重用性的设计方法和使用SOPC Builder开发用户自定义IP核的流程。并在此基础上,开发出脉冲宽度调制器(PWM)自定义IP核。首先,在Quartus II环境下,采用自顶向下、模块化的设计方法,基于VHDL实现了PWM硬件... 详细阐述了增强用户自定义IP核可重用性的设计方法和使用SOPC Builder开发用户自定义IP核的流程。并在此基础上,开发出脉冲宽度调制器(PWM)自定义IP核。首先,在Quartus II环境下,采用自顶向下、模块化的设计方法,基于VHDL实现了PWM硬件。然后,在NiosⅡIDE环境下,基于C语言开发了PWM的软件应用程序接口(API)函数。最后,完成了PWM自定义IP核的系统测试。测试结果表明:该PWM自定义IP核具有比较好的可重用性和用户界面。对开发面向SOPC Builder的用户自定义IP核具有借鉴意义。 展开更多

关键词 ip核 脉冲宽度调制器 应用程序

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基于虚拟可重构电路的演化硬件 被引量：11

4

作者 丁国良 原亮 +1 位作者 赵强 褚杰 《计算机工程》 CAS CSCD 北大核心 2008年第7期243-244,256,共3页

针对演化硬件中高效的染色体编码问题，该文采用虚拟可重构电路（VRC）实现内进化方式的演化硬件。VRC是由可重配置功能块（CFB）组成的阵列，CFB之间通过多路选择开关电路建立信号传输通道。染色体可以对CFB的功能选择和多路选择开关... 针对演化硬件中高效的染色体编码问题，该文采用虚拟可重构电路（VRC）实现内进化方式的演化硬件。VRC是由可重配置功能块（CFB）组成的阵列，CFB之间通过多路选择开关电路建立信号传输通道。染色体可以对CFB的功能选择和多路选择开关状态直接进行编码，以此减少自身的长度。实例证明了该方法的有效性。 展开更多

关键词 演化硬件 现场可编程门阵列 虚拟可重构电路 ip核

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SoC及其IP核的设计与其在通信中的应用研究 被引量：3

5

作者 苗长云 曹晓东 +1 位作者 李鸿强 石博雅 《天津工业大学学报》 CAS 2005年第1期59-63,共5页

提出现代集成电路技术中的SoC及其IP核的设计方法,在分析SoC的特点及其IP核的基本特征的基础上,给出了系统级设计软件、IP核开发流程和关键技术,并将其应用于NGN中综合业务接入系统的具有自主知识产权的集成电路设计中.

关键词 片上系统 ip核 系统级设计 设计流程

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集成电路设计产业产品创新趋势研究——国际片上系统(SOC)IP核发展现状及对策分析 被引量：6

6

作者 陈银燕 朱樟明 《科技情报开发与经济》 2004年第12期242-243,共2页

基于国际集成电路设计产业的分析,系统阐述了国际SOCIP核的发展状况,指出SOC设计将是集成电路设计企业技术创新的发展方向,提出了一些国际SOCIP核发展的对策,包括IP核标准化、SOC技术平台开发及加强与Foundry的合作。

关键词 集成电路 片上系统 ip核

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宽工作电压范围单电源CMOS误差放大器 被引量：1

7

作者 乔飞 杨华中 +1 位作者 罗嵘 汪蕙 《微电子学》 CAS CSCD 北大核心 2004年第1期85-87,90,共4页

　采用0.8μm标准数字CMOS工艺(VTN0=0.836V,VTP0=0.930V),设计并流片验证了具有宽工作电压范围(3～6V),可作SOC系统动态电源管理芯片内部误差放大器应用的单电源CMOS运算放大器。该误差放大器芯核同时具有适合低电压工作,并对工艺参数... 　采用0.8μm标准数字CMOS工艺(VTN0=0.836V,VTP0=0.930V),设计并流片验证了具有宽工作电压范围(3～6V),可作SOC系统动态电源管理芯片内部误差放大器应用的单电源CMOS运算放大器。该误差放大器芯核同时具有适合低电压工作,并对工艺参数变化不敏感的优点。对于相同的负载情况,在3V的工作电压下,开环电压增益AD=83.1dB,单位增益带宽GB=2.4MHz,相位裕量Φ=85.2°,电源抑制比PSRR=154.0dB,转换速率Sr=2.2V/μs;在6V工作电压下,AD=85.1dB,GB=2.4MHz,Φ=85.4°,PSRR=145.3dB,Sr=3.4V/μs。 展开更多

关键词 模拟电路 CMOS运算放大器 脉冲宽度调制 电源 工作电压范围

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基于结构特征的IP软核硬件木马检测方法 被引量：3

8

作者 张荣 王丽娟 于宗光 《电子设计工程》 2020年第15期23-28,共6页

针对集成电路设计时引入第三方IP软核,极易存在安全威胁的问题,现有的功能测试和搜索方法无法实现快速检测。本文提出一种基于结构特征的IP软核木马检测方法,并通过软件实现快速结构搜索和信号安全性分析。首先对典型的木马触发模块结... 针对集成电路设计时引入第三方IP软核,极易存在安全威胁的问题,现有的功能测试和搜索方法无法实现快速检测。本文提出一种基于结构特征的IP软核木马检测方法,并通过软件实现快速结构搜索和信号安全性分析。首先对典型的木马触发模块结构特征进行分析,用软件实现IP软核快速结构搜索,提取可疑的信号,然后对信号进行路径追踪,最后对信号路径进行分析是否有非法路径或功能篡改。在AES电路上实验结果表明,通过分析触发模块的结构特征和电路特征,本方法能够快速识别指定触发模型的硬件木马。 展开更多

关键词 ip软核 硬件木马 结构特征 路径追踪

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基于IEEE 1500的嵌入式芯核外壳测试封装设计 被引量：2

9

作者 陈泳宇 陈圣俭 +1 位作者 朱晓兵 李广进 《微电子学》 CAS CSCD 北大核心 2014年第5期683-686,共4页

由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h95... 由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。 展开更多

关键词 IEEE 1500 ip核 测试封装

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SHA-224/256复用IP核的设计与实现 被引量：2

10

作者 郭跃东 杨军 黄道林 《云南大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第6期576-579,共4页

以SHA-224与SHA-256算法的相似性为基础,设计了一个可时分复用的SHA-224/256 IP核.该设计采用并行结构与流水线技术,在简化硬件设计的同时,提高了该IP核的运行速度(速度提高26%).最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真... 以SHA-224与SHA-256算法的相似性为基础,设计了一个可时分复用的SHA-224/256 IP核.该设计采用并行结构与流水线技术,在简化硬件设计的同时,提高了该IP核的运行速度(速度提高26%).最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域. 展开更多

关键词 FPGA SHA-224/256 ip核

原文传递

基于遗传算法的IP核测试调度优化 被引量：1

11

作者 邬毅松 谈恩民 《计算机系统应用》 2011年第8期181-183,共3页

测试调度能够很好的减少测试时间和降低测试成本。通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响。为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调... 测试调度能够很好的减少测试时间和降低测试成本。通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响。为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间。通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方案良好的优化效果,实现了IP核测试调度的可靠性和经济性。 展开更多

关键词 ip核 并行测试 遗传算法 测试调度

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基于Xilinx IP核的片上导航计算机设计

12

作者 刘云 赵伟 +1 位作者 刘建业 杜亚玲 《工业控制计算机》 2006年第1期51-52,共2页

根据新的嵌入式系统开发理念,利用XilinxVirtex-IIPro系列FPGA芯片内部的PowerPC硬核和逻辑资源设计了导航计算机的硬件平台,并编写了运行在该硬件平台上的软件程序。测试结果表明系统满足设计要求。

关键词 导航计算机 ip cores FPGA

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基于FPGA的KLT特征点选取IP核的设计

13

作者 马骏 柴志雷 钟传杰 《微电子学与计算机》 CSCD 北大核心 2014年第11期47-50,55,共5页

针对传统KLT算法的特征点选取存在计算耗时、通用性差等缺点,提出一种以可并行归并排序为基础的通用KLT特征点选取方法,并在FPGA上实现通用IP核设计.实验结果表明该IP核以较少硬件资源实现了KLT特征点实时选取,并具备较好的通用性,能够... 针对传统KLT算法的特征点选取存在计算耗时、通用性差等缺点,提出一种以可并行归并排序为基础的通用KLT特征点选取方法,并在FPGA上实现通用IP核设计.实验结果表明该IP核以较少硬件资源实现了KLT特征点实时选取,并具备较好的通用性,能够满足实际应用的需求. 展开更多

关键词 FPGA KLT 图像处理 ip核

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基于IP核的可扩展机载图形引擎设计

14

作者 汪溢 陈少磊 周坚锋 《航空电子技术》 2014年第1期20-23,共4页

先进座舱显示系统要求新一代机载图形引擎必须在具备较强图形实时渲染性能的同时,满足可靠性、可扩展性等航空产品的特定需求。本文分析了传统机载图形引擎实现技术的局限性,给出了基于IP核的可扩展机载图形引擎架构及设计实现。这种图... 先进座舱显示系统要求新一代机载图形引擎必须在具备较强图形实时渲染性能的同时,满足可靠性、可扩展性等航空产品的特定需求。本文分析了传统机载图形引擎实现技术的局限性,给出了基于IP核的可扩展机载图形引擎架构及设计实现。这种图形引擎在图形渲染性能和可靠性、可扩展性等之间取得平衡,支持基于模型的图形软件开发,同时满足成本控制和长生命周期支持等需求。 展开更多

关键词 图形引擎 ip核 可扩展

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基于NSGA-Ⅱ算法的IP核测试优化研究

15

作者 黄俊 《电子设计工程》 2017年第17期58-61,共4页

IP核集成化的SoC测试,测试时间与测试功耗是两个相互影响的因素。多目标进化算法能够处理相互制约的多目标优化问题。在无约束条件下,对IP核的测试时间与测试功耗建立联合优化模型,并采用多目标进化算法中的改进型非劣分类遗传算法(Non-... IP核集成化的SoC测试,测试时间与测试功耗是两个相互影响的因素。多目标进化算法能够处理相互制约的多目标优化问题。在无约束条件下,对IP核的测试时间与测试功耗建立联合优化模型,并采用多目标进化算法中的改进型非劣分类遗传算法(Non-dominated Sorting Genetic Algorithm Ⅱ,NSGA-Ⅱ)对模型进行求解。通过应用ITC'02标准电路中的h953做应用验证,结果表明该方法能够给出模型的均衡解,证明了模型的实用性和有效性。 展开更多

关键词 NSGA—II算法 ip核 测试时间 测试功耗

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可重用音乐IP核的设计

16

作者 王卉 孙玲玲 王小军 《杭州电子科技大学学报（自然科学版）》 2005年第2期1-4,共4页

介绍了IP复用技术在ASIC设计中的重要性,探讨了IP核设计方法,并基于IP核可重用设计思想,创建了音乐IP硬核。IP核用Max+plusIIEDA软件进行软件仿真、用GW48系列SoC/SoPC试验开发系统进行FPGA验证,在SUN工作站上用Cadence后端设计软件Virt... 介绍了IP复用技术在ASIC设计中的重要性,探讨了IP核设计方法,并基于IP核可重用设计思想,创建了音乐IP硬核。IP核用Max+plusIIEDA软件进行软件仿真、用GW48系列SoC/SoPC试验开发系统进行FPGA验证,在SUN工作站上用Cadence后端设计软件Virtuso完成版图设计,在INMEC3.0μmmetalgateprocess流片。芯片经测试完全符合设计要求。 展开更多

关键词 知识产权模块 可重用性 音乐芯片

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可重用设计方法研究 被引量：1

17

作者 张泉 《重庆工学院学报》 2005年第3期38-40,86,共4页

可重用IP技术与软硬件协同设计和深亚微米设计技术是SoC设计的关键技术支撑 首先把片上系统的设计方法和传统的基于线负载模型的ASIC设计方法进行比较,然后探讨了可重用IP模块的定义。

关键词 设计方法 可重用 软硬件协同设计 SOC设计 ASIC 片上系统 技术支撑 设计技术 深亚微米 ip技术 ip模块 设计过程

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SoC软硬件自动划分系统设计 被引量：1

18

作者 郑刚 曹阳 +1 位作者 罗娟 王帅 《武汉大学学报（理学版）》 CAS CSCD 北大核心 2003年第5期617-620,共4页

设计了一种将IP核复用和多目标优化相结合的SoC软硬件自动划分系统,详细探讨了系统各个模块的功能,重点论述了系统实现的关键技术,包括基于遗传算法的软硬件划分方法和基于表调度的系统性能评估方法.实验结果表明,该系统满足了SoC软硬... 设计了一种将IP核复用和多目标优化相结合的SoC软硬件自动划分系统,详细探讨了系统各个模块的功能,重点论述了系统实现的关键技术,包括基于遗传算法的软硬件划分方法和基于表调度的系统性能评估方法.实验结果表明,该系统满足了SoC软硬件协同设计中对软硬件自动划分的要求,为开发SoC系统级仿真验证平台奠定了基础. 展开更多

关键词 集成电路 片上系统 SOC 软硬件自动划分系统 系统设计 ip核复用 多目标优化 表调度

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三维片上网络测试的时间优化方法 被引量：4

19

作者 欧阳一鸣 刘蓓 齐芸 《计算机研究与发展》 EI CSCD 北大核心 2010年第S1期332-336,共5页

三维集成电路具有比传统的平面集成电路更高的性能.在三维集成电路上进行有效的测试架构设计和优化技术可以减少集成电路的测试代价.提出了一种三维片上网络测试的时间优化解决方案.首先根据封装前的IP核测试时间,为各层芯片选择合适的I... 三维集成电路具有比传统的平面集成电路更高的性能.在三维集成电路上进行有效的测试架构设计和优化技术可以减少集成电路的测试代价.提出了一种三维片上网络测试的时间优化解决方案.首先根据封装前的IP核测试时间,为各层芯片选择合适的IP核,使得每层芯片上的IP核总的测试时间最接近;再利用整数线性规划和随机舍入的方法,在总的数据位宽限制下,再次为每层芯片分配合适的TAM数据线宽度,进一步减小各层芯片上IP核的测试时间.在ITC02标准下得到的实验结果可以看出,3DNoC的测试时间与2DNoC的测试时间相比有了大幅度的降低. 展开更多

关键词 三维片上系统 测试时间 ip核布局设计 位宽分配

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面向温度均衡的光片上网络映射

20

作者 朱爱军 卜鹏程 +2 位作者 胡聪 许川佩 古展其 《仪表技术与传感器》 CSCD 北大核心 2023年第4期118-121,126,共5页

光片上网络具有带宽高、时延低和传输稳定等优点,然而光信号在光片上网络中进行数据传输时存在串扰噪声和插入损耗,影响通信性能和能耗,且在环境温度发生改变时,影响将进一步加大。光片上网络中的IP核映射将直接影响网络的流量分布,从... 光片上网络具有带宽高、时延低和传输稳定等优点,然而光信号在光片上网络中进行数据传输时存在串扰噪声和插入损耗,影响通信性能和能耗,且在环境温度发生改变时,影响将进一步加大。光片上网络中的IP核映射将直接影响网络的流量分布,从而对网络的插入损耗和串扰噪声造成影响。文中提出的趋边快速映射算法以温度均衡为目标,通过将网络中的流量均匀分散到网络中以均衡网络温度。仿真结果证明:文中提出的映射算法在实现快速映射的同时,还能减少温度对网络传输能耗的影响。 展开更多

关键词 光片上网络 ip核映射 串扰噪声 温度均衡

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