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一种高速实时定点FFT处理器的设计 被引量：25
1
作者 韩泽耀 韩雁 郑为民 《电路与系统学报》 CSCD 2002年第1期18-22,共5页
本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案,作者在这种高速FFT设计时选择的特点基于Radix 4 DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构。另外由于FFT基4运算的复杂性,所以在设计基4运算单元、数据... 本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案,作者在这种高速FFT设计时选择的特点基于Radix 4 DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构。另外由于FFT基4运算的复杂性,所以在设计基4运算单元、数据通道中串并转换、运算数据的拉齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是:尽可能地能够进行高速的FFT运算,本文针对1024点、16 bits位长、定点数、复数点进行运算;考虑到芯片外围接口的问题,希望外围能够尽量方便用户使用,所以在外围数据、状态和控制线上比较精简,从而把复杂的控制部分转移到芯片内部实现。 展开更多
关键词 高速实时定点 FPGA ASIC fft处理器 电路设计
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FFT处理器无冲突地址生成方法 被引量：10
2
作者 马余泰 《计算机学报》 EI CSCD 北大核心 1995年第11期875-880,共6页
本文提出了一种新的无冲突地址生成方法，使蝶式运算单元在一个周期内能够同时读取两个操作数．由于取消了地址奇偶判别电路，简化了存储体控制逻辑，同时也加快了输入／输出地址生成．该方法还同样适用于基－４ＦＦＴ处理器．
关键词 傅里叶变换 fft处理器 地址生成 存储器
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二维级联流水结构大点数FFT运算器实现研究 被引量：12
3
作者 王晓君 龙腾 周希元 《无线电工程》 2010年第11期19-22,共4页
大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线... 大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线结构设计、基本运算单元以及地址生成等方面详细介绍一维列(行)变换的工程实现方法,并给出列、行变换之间所乘旋转因子的压缩算法。工程实际应用表明,该大点数FFT运算器具有变换速度快、调试方便及可在单片FPGA实现的优点。 展开更多
关键词 fft运算器 级联 流水 工程实现
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一种高速定点FFT处理器的设计与实现 被引量：9
4
作者 付博 李栋 谢应科 《计算机工程》 EI CAS CSCD 北大核心 2005年第11期52-55,共4页
提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬... 提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9.8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。 展开更多
关键词 快速傅立叶变换 fft处理器 CORDIC算法
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3 780点FFT处理器的研究 被引量：7
5
作者 杨旭霞 归琳 余松煜 《电视技术》 北大核心 2005年第11期32-34,共3页
3780点FFT模块是地面数字多媒体/电视广播传播系统(DMB-T)中的重要模块之一,由于该模块不能直接利用现已成熟的基-2和基-4的算法,故给出了三种实现3780点FFT的算法和处理器结构,分别是内插成4096点的FFT算法、混合基FFT算法和综合分解算... 3780点FFT模块是地面数字多媒体/电视广播传播系统(DMB-T)中的重要模块之一,由于该模块不能直接利用现已成熟的基-2和基-4的算法,故给出了三种实现3780点FFT的算法和处理器结构,分别是内插成4096点的FFT算法、混合基FFT算法和综合分解算法,并对各种方法的优缺点进行了讨论。 展开更多
关键词 快速傅立叶变换 处理器 WFTA算法
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基2×2FFT的地址映射算法 被引量：8
6
作者 谢应科 侯紫峰 韩承德 《计算机学报》 EI CSCD 北大核心 2000年第10期1051-1055,共5页
FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出... FFT处理器是根据 FFT运算特点来进行设计的 ,可以充分提高处理效率 ,达到平均每周期完成一个蝶式运算的处理能力 .在这类芯片中 ,需要并行无冲突的数据访问部件来提供蝶式运算所需的多个操作数 .文中对已有的一些算法进行了比较 ,并提出基 2× 2 FFT的并行数据访问算法 ,通过使用 4个存储体 ,它可以同时完成所需的 4个数据的读取或写入操作 .该算法易于用硬件实现 ,其操作数访问地址的产生速度快于已有的算法 . 展开更多
关键词 快速傅里叶变换 合成孔径雷达 地址映射算法
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数据全并行FFT处理器的设计 被引量：7
7
作者 谢应科 付博 《计算机研究与发展》 EI CSCD 北大核心 2004年第6期1022-1029,共8页
讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,... 讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,且寻址方式简单 运算部件采用 3个乘法的复数运算算法 ,有效减少了运算部件的大小 ,它既可以作基 4蝶形运算 ,也可以同时进行 2个基 2蝶形运算 采用Altera公司的EP2 0 0K4 0 0E ,工作频率达到 89MHz,1 0 2 4点 1 6位复数FFT需要 1 4 1 μs,4 0 96点需要 6 展开更多
关键词 快速傅里叶变换(fft) fft处理器
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基于FPGA的FFT处理器设计与实现 被引量：9
8
作者 杨静 郑恩让 +1 位作者 张玲 马令坤 《化工自动化及仪表》 CAS 北大核心 2010年第3期107-109,124,共4页
针对所设计数字谐波分析仪中速度和实现成本的瓶颈,提出一种基于FPGA的高速FFT处理器设计方法,并用CycloneII系列FPGAEP2C35F672C6芯片实现了处理器。处理器采用按时间抽取基4算法,使用改进的CORDIC流水线结构设计蝶形运算单元,同时采... 针对所设计数字谐波分析仪中速度和实现成本的瓶颈,提出一种基于FPGA的高速FFT处理器设计方法,并用CycloneII系列FPGAEP2C35F672C6芯片实现了处理器。处理器采用按时间抽取基4算法,使用改进的CORDIC流水线结构设计蝶形运算单元,同时采用双端口RAM存储结构,整体基于VHDL语言进行模块化设计,经过仿真和硬件测试,结果与MATLAB计算结果相比较验证了设计的正确性。当系统工作频率为90MHz时,完成1024点输入为12位复数的FFT需要45.6μs,满足所设计的数字频谱分析仪系统实时性要求,解决了系统实时性和资源占用的矛盾。同时该处理器是在不使用IP核的前提下开发的,降低了实现成本。 展开更多
关键词 fft处理器 FPGA VHDL语言 CORDIC算法
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FPGA实现的基4FFT处理器高效排序算法研究 被引量：7
9
作者 伍万棱 邵杰 冼楚华 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2005年第2期222-226,共5页
在FFT处理器的设计中,蝶形处理部件是关系整个处理器运行速度与资源的核心部分。对于1 0 2 4点的FFT复数浮点运算,本文旨在提出一种高效的基4排序算法,该算法基于按时间抽取的基4FFT,结合了流水线和并行方式的特点,利用4个循环序列进行... 在FFT处理器的设计中,蝶形处理部件是关系整个处理器运行速度与资源的核心部分。对于1 0 2 4点的FFT复数浮点运算,本文旨在提出一种高效的基4排序算法,该算法基于按时间抽取的基4FFT,结合了流水线和并行方式的特点,利用4个循环序列进行时序控制,用3个实数乘法器实现基4蝶形的3次复数乘法,相对于传统的基4FFT算法可以节省75 %的乘法器逻辑资源。实验结果表明,用该算法设计的1 0 2 4点复数基4FFT处理器在1 0 0 MHz的主时钟频率下运算速度为5 1 .2 9μs,满足了FFT运算的高速实时性要求。由于该排序思想可以较方便地扩展到基8或基1 6,但不增加进行一次基本蝶算的时钟周期数,依然是4个,故对于高基数将具有更高的效率。 展开更多
关键词 fft处理器 基4排序算法 流水线方式 并行方式 基4蝶形
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一种高性能FFT处理器的VLSI结构设计 被引量：7
10
作者 孙阳 余锋 《微电子学》 CAS CSCD 北大核心 2003年第4期358-361,共4页
　针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FF... 　针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。 展开更多
关键词 fft处理器 VLSI 结构设计 快速傅里叶变换 数字信号处理
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一种基于FPGA的高性能FFT处理器设计 被引量：6
11
作者 张傲华 张正鸿 尧德中 《电子对抗技术》 2005年第4期44-47,共4页
FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理... FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。 展开更多
关键词 信号处理 fft算法 FPGA fft处理器 设计 并行结构
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可变长FFT并行旋转因子高效产生算法及实现 被引量：6
12
作者 刘红侠 杨靓 +1 位作者 黄巾 黄士坦 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第3期541-546,共6页
为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略.该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因... 为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略.该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关.该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上. 展开更多
关键词 快速傅里叶变换(fft) 旋转因子 混合基4/2 地址产生单元 fft处理器
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基于FPGA的FFT处理器的设计与仿真 被引量：7
13
作者 董惠 卫铭斐 +1 位作者 江丽 曾俊 《微电子学与计算机》 CSCD 北大核心 2008年第11期117-120,共4页
针对电网存在较大谐波误差和不对称误差的情况,运用频域FFT算法,设计实现了电力实时参数监测用FFT处理器.处理器采用按频率抽取的基-2算法,分级流水线以及定点运算结构,由6个功能模块组成.整个设计基于Verilog HDL语言进行模块化设计,采... 针对电网存在较大谐波误差和不对称误差的情况,运用频域FFT算法,设计实现了电力实时参数监测用FFT处理器.处理器采用按频率抽取的基-2算法,分级流水线以及定点运算结构,由6个功能模块组成.整个设计基于Verilog HDL语言进行模块化设计,采用FPGA作为逻辑控制器,并运用QuartusⅡ工具进行了综合仿真.仿真结果表明处理器达到了高精度电力参数监测的要求,对电网谐波分析与经济运行具有实用价值. 展开更多
关键词 fft处理器 FPGA VERILOG HDL语言 QuartusⅡ 电力参数
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基于FPGA的可扩展高速FFT处理器的设计与实现 被引量：6
14
作者 刘晓明 孙学 《电讯技术》 2005年第3期147-151,共5页
本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构... 本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。 展开更多
关键词 快速傅里叶变换 处理器 坐标旋转数字计算机 现场可编程门阵列 设计
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基于FPGA的FFT处理器研究与设计 被引量：6
15
作者 杨军 郭跃东 蒋慕蓉 《计算机技术与发展》 2009年第9期225-227,231,共4页
给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在... 给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在Altera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟。 展开更多
关键词 fft处理器 CORDIC算法 FPGA
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块浮点FFT处理器的有限字长效应分析 被引量：3
16
作者 乔树山 黑勇 +1 位作者 吴斌 王晓琴 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第1期58-60,共3页
研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数... 研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数和级数的变化趋势。通过SPEED开发平台得到的硬件仿真结果验证了该方法估计字长效应的正确性,可以将其应用于工程分析。 展开更多
关键词 fft处理器 有限字长效应 基8单元 SPEED开发平台
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基于动态可重构的FFT处理器的设计与实现 被引量：5
17
作者 潘伟 刘欢 李广军 《微电子学》 CAS CSCD 北大核心 2009年第1期69-72,共4页
提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilin... 提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真。较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性。 展开更多
关键词 动态部分可重构 fft处理器 FPGA
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基于FPGA的1024点高性能FFT处理器的设计 被引量：4
18
作者 钟冠文 卢亚伟 +2 位作者 付欣玮 庞志勇 陈弟虎 《微计算机信息》 2012年第8期66-67,111,共3页
为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和... 为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和性能评估结果表明本FFT处理器的有较高的性能。 展开更多
关键词 fft处理器 基22单路径反馈结构 快速傅立叶变换 流水线 验证
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变维度FFT硬件加速器结构设计及FPGA实现 被引量：3
19
作者 张多利 张玲佳 宋宇鲲 《微电子学与计算机》 CSCD 北大核心 2017年第12期34-39,44,共7页
本文设计了一种变维度FFT硬件加速器,其采用体-面-线的数据组织形式,提出了一种面划分^([1])兼多路并行的架构,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了FFT运算的并行度,减少了处理器间的数据交互,并通... 本文设计了一种变维度FFT硬件加速器,其采用体-面-线的数据组织形式,提出了一种面划分^([1])兼多路并行的架构,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了FFT运算的并行度,减少了处理器间的数据交互,并通过乒乓预读取的设计和无冲突的地址调整,提高了整机的运算访存比.本文设计的FFT加速器内含32个并行计算单元,支持IEEE-754标准下的32位单精度浮点数32点到64K点一维FFT运算,32点到256点的二维/三维FFT运算,且具有较强的可扩展性,可根据需要实现m×n×p序列的FFT运算.该设计已在Xilinx Virtex6FPGA芯片上进行原型验证,最高工作频率184.88 MHz. 展开更多
关键词 fft硬件加速器 fft处理器 地址调整模块 FPGA
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面向VLSI实现的FFT并行算法 被引量：1
20
作者 马余泰 《计算机学报》 EI CSCD 北大核心 1994年第10期767-776,共10页
本文提出了一种新的面向ＶＬＳＩ实现的ＦＦＴ并行算法，其中旋转因子所占ＲＯＭ的存储容量达到最小，因而有利于ＦＦＴ处理器的片内集成．
关键词 傅里叶变换 并行算法 VLSI
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