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Microarchitecture of the Godson-2 Processor 被引量:52
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作者 Wei-WuHu Fu-XinZhang Zu-SongLi 《Journal of Computer Science & Technology》 SCIE EI CSCD 2005年第2期243-249,共7页
The Godson project is the first attempt to design high performancegeneral-purpose microprocessors in China. This paper introduces the microarchitecture of theGodson-2 processor which is a 64-bit, 4-issue, out-of-order... The Godson project is the first attempt to design high performancegeneral-purpose microprocessors in China. This paper introduces the microarchitecture of theGodson-2 processor which is a 64-bit, 4-issue, out-of-order execution RISC processor that implementsthe 64-bit MIPS-like instruction set. The adoption of the aggressive out-of-order executiontechniques (such as register mapping, branch prediction, and dynamic scheduling) and cachetechniques (such as non-blocking cache, load speculation, dynamic memory disambiguation) helps theGodson-2 processor to achieve high performance even at not so high frequency. The Godson-2 processorhas been physically implemented on a 6-metal 0.18 μm CMOS technology based on the automaticplacing and routing flow with the help of some crafted library cells and macros. The area of thechip is 6,700 micrometers by 6,200 micrometers and the clock cycle at typical corner is 2.3 ns. 展开更多
关键词 superscalar pipeline out-of-order execution branch prediction registerrenaming dynamic scheduling non-blocking cache load speculation
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龙芯2号处理器设计和性能分析 被引量:37
2
作者 胡伟武 张福新 李祖松 《计算机研究与发展》 EI CSCD 北大核心 2006年第6期959-966,共8页
介绍龙芯2号处理器设计及其性能测试结果.龙芯2号采用四发射超标量超流水结构。片内一级指令和数据高速缓存各64KB,片外二级高速缓存最多可达8MB.为了充分发挥流水线的效率,龙芯2号实现了先进的转移猜测、寄存器重命名、动态调度等... 介绍龙芯2号处理器设计及其性能测试结果.龙芯2号采用四发射超标量超流水结构。片内一级指令和数据高速缓存各64KB,片外二级高速缓存最多可达8MB.为了充分发挥流水线的效率,龙芯2号实现了先进的转移猜测、寄存器重命名、动态调度等乱序执行技术以及非阻塞的Cache访问和load Speculation等动态存储访问机制.龙芯2号处理器采用0.18gm的CMOS工艺实现,在正常电压下的最高工作频率为500MHz,500MHz时的实测功耗为3~5W.龙芯2号单精度峰值浮点运算速度为20亿a/秒,双精度浮点运算速度为10亿a/秒,SPECCPU2000的实测性能是龙芯1号的8~10倍,综合性能已经达到PentiumⅢ的水平.目前芯片样机能流畅运行完整的64位中文Linux操作系统,全功能的Mozilla浏览器、多媒体播放器和OpenOffice办公套件,可以满足绝大多数桌面应用的要求. 展开更多
关键词 超标量流水线 乱序执行 转移猜测 寄存器重命名 动态调度 非阻塞的cache load指令猜测执行 性能分析
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棉铃虫性诱剂在测报和防治上的应用研究 被引量:15
3
作者 林付根 陈永明 +3 位作者 王凤良 何永垠 丁志宽 顾金祥 《昆虫知识》 CSCD 1998年第6期347-351,共5页
1993~1996年对棉铃虫性诱剂在测报和防治上的应用效果进行调查研究,结果表明,在3种不棉铃虫性诱剂中以中国科学院动物研究所生产的性诱剂诱蛾效果最好,其效果与进口性诱剂相当。在第1代,性诱剂诱蛾效果好于杨树把。在第2代,其效... 1993~1996年对棉铃虫性诱剂在测报和防治上的应用效果进行调查研究,结果表明,在3种不棉铃虫性诱剂中以中国科学院动物研究所生产的性诱剂诱蛾效果最好,其效果与进口性诱剂相当。在第1代,性诱剂诱蛾效果好于杨树把。在第2代,其效果与杨树把接近。在第3、4代,其效果差于杨树把。性诱剂与杨树把诱蛾的蛾量消长基本同步并且两者与田间卵量消长基本一致。因此,在第1、2代应以性诱剂取代杨树把,在第3、4代应以杨树把进行测报和防治。 展开更多
关键词 棉铃虫 性诱剂 测报 防治
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龙芯GS464E处理器核架构设计 被引量:15
4
作者 吴瑞阳 汪文祥 +1 位作者 王焕东 胡伟武 《中国科学:信息科学》 CSCD 北大核心 2015年第4期480-500,共21页
龙芯GS464E是龙芯公司最新推出的高性能处理器核架构.在本文中,将介绍GS464E架构的核心特性.相比于之前的GS464架构,重点强化了访存性能和分支预测准确率,实现了MIPS DSP指令集和虚拟机支持,增大了处理器中各项队列的项数,并增大了Cach... 龙芯GS464E是龙芯公司最新推出的高性能处理器核架构.在本文中,将介绍GS464E架构的核心特性.相比于之前的GS464架构,重点强化了访存性能和分支预测准确率,实现了MIPS DSP指令集和虚拟机支持,增大了处理器中各项队列的项数,并增大了Cache容量和TLB容量.访存子系统拥有3级Cache结构,每一级都采用LRU替换策略,可以支持多核缓存一致性协议.经过上述强化设计,GS464E处理器核已成为一个创新性的高性能处理器核架构. 展开更多
关键词 处理器核 多核处理器 分支预测 访存性能 缓存一致性
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以基本块为单位的非顺序指令预取 被引量:4
5
作者 沈立 戴葵 王志英 《计算机工程与科学》 CSCD 2003年第4期94-98,共5页
取指令能力的高低对微处理器的性能有很大影响。指令预取技术能够有效地降低指令Cache的访问失效率,提高微处理器的取指令能力,进而提高微处理器的性能。本文提出了一种由分支指令指导的、以基本块为单位的非顺序指令预取技术,每次预取... 取指令能力的高低对微处理器的性能有很大影响。指令预取技术能够有效地降低指令Cache的访问失效率,提高微处理器的取指令能力,进而提高微处理器的性能。本文提出了一种由分支指令指导的、以基本块为单位的非顺序指令预取技术,每次预取将一个完整的基本块读入指令Cache。这种方法使用静态策略分析程序行为,实现所需的硬件复杂度低。模拟结果显示,该方法能够有效地提高指令Cache访问的命中率。 展开更多
关键词 微处理器 指令处理模块 基本块 非顺序指令预取 执行模块
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改进的混合查寻树RFID防碰撞算法 被引量:9
6
作者 史露强 何怡刚 +2 位作者 罗旗舞 李兵 邓芳明 《电子测量与仪器学报》 CSCD 北大核心 2017年第8期1281-1288,共8页
无线射频识别(RFID)系统采用的防碰撞算法直接决定了系统的工作效率。在查寻树(QT)算法的基础上提出了一种改进的混合查询树(IHQT)标签防碰撞算法。标签产生碰撞时,碰撞节点会裂分为多个子节点。为了避免空闲时隙的产生,IHQT算法在阅读... 无线射频识别(RFID)系统采用的防碰撞算法直接决定了系统的工作效率。在查寻树(QT)算法的基础上提出了一种改进的混合查询树(IHQT)标签防碰撞算法。标签产生碰撞时,碰撞节点会裂分为多个子节点。为了避免空闲时隙的产生,IHQT算法在阅读器查询碰撞标签之前增加一个分支预测阶段,提出的分支预测方法可以准确地预测查询树中空闲时隙的位置,阅读器产生新的查询前缀时,不产生访问空闲时隙的查询前缀,从而完全避免了空闲时隙的产生。算法的性能分析和仿真结果表明,IHQT算法在阅读器开销少量增加(分支预测位n≤2)甚至明显减少(分支预测位n≥3)的前提下,时隙数、吞吐率有了显著的改进,优于已有的查寻树防碰撞算法。 展开更多
关键词 无线射频识别 防碰撞算法 查寻树 分支预测
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基于FPGA的万兆以太网UDP协议通信接口设计 被引量:6
7
作者 赵世超 左金印 +1 位作者 魏骁 赵哲 《电子技术应用》 2022年第10期113-117,122,共6页
针对嵌入式设备迅速增长的数据传输需求,介绍了一种依托于现场可编程门阵列(Field Programmable Gate Array,FPGA)平台,以光纤为传输媒介的万兆UDP/IP协议通信接口模块,并探究引入分支预测机制对通信接口模块发送时延产生的影响。通过... 针对嵌入式设备迅速增长的数据传输需求,介绍了一种依托于现场可编程门阵列(Field Programmable Gate Array,FPGA)平台,以光纤为传输媒介的万兆UDP/IP协议通信接口模块,并探究引入分支预测机制对通信接口模块发送时延产生的影响。通过对现有网络接口层、网际层、传输层和应用层典型传输模型的深入研究,使用硬件描述语言,模块化设计ARP控制器、IP控制器和UDP控制器,实现完备的UDP/IP通信接口模块,并评估了引入分支预测机制对通信接口模块发送时延产生的影响。分析表明:该设计实现简单,适配嵌入式设备对高带宽、低延时、资源低占用的需求,具备自主维护ARP表的能力,支持多设备级联。该设计在高速数据采集、远距离信息传输、片上数据高速处理等应用场景具有积极的意义。 展开更多
关键词 现场可编程门阵列 光纤通信 万兆以太网 UDP/IP协议 分支预测机制
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RISC-V标量处理器的应用与优化分析 被引量:1
8
作者 赵博涵 《集成电路应用》 2024年第3期40-43,共4页
阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处... 阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处理器设计,在50MHz时钟下,CoreMark跑分为2.86/MHz。 展开更多
关键词 RISC-V 处理器 分支预测 CACHE
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基于动态压缩的高存储效率末级分支目标缓冲
9
作者 谭弘泽 王剑 《高技术通讯》 CAS 北大核心 2024年第7期671-680,共10页
随着软件系统规模及复杂度的增长,数量庞大的指令使指令高速缓存和分支目标缓冲(BTB)频繁地发生缺失,导致中央处理器(CPU)性能下降。现代工业CPU设计在分离式前端中使用充分大的多级BTB以减少缺失导致的性能损失。由于实际芯片的存储资... 随着软件系统规模及复杂度的增长,数量庞大的指令使指令高速缓存和分支目标缓冲(BTB)频繁地发生缺失,导致中央处理器(CPU)性能下降。现代工业CPU设计在分离式前端中使用充分大的多级BTB以减少缺失导致的性能损失。由于实际芯片的存储资源有限,大容量的末级BTB需要更高的存储效率。然而,现有压缩BTB采用静态分配目标偏移量存储空间的方法,无法按照分支的实际存储需求进行调整,导致其存储效率较低。针对上述问题,提出一种基于动态压缩的BTB——ZBTB。ZBTB通过可变长编码表示目标偏移量,动态分配目标偏移量存储空间,结合无额外存储的最近最少使用(LRU)和偏斜相联等方法缓解冲突,提升了存储效率。基于以第1届指令预取锦标赛(IPC-1)所发布轨迹数据进行的评估,与现有BTB相比,ZBTB在33.5 kB容量下可将误预测次数降低66%。 展开更多
关键词 分支预测 分支目标缓冲(BTB) 压缩 偏斜相联
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高效混合预测策略的设计
10
作者 方昕宇 周日贵 龚鸣清 《计算机应用研究》 CSCD 北大核心 2024年第9期2766-2772,共7页
现有的分支预测模型无法完全准确预测处理器中各种指令的行为,导致处理效率受限。为此提出了两种混合预测解决方案,旨在结合多种分支预测模型,以提高预测的准确性和处理器的执行效率。将TAGE(tagged geometric history length)分支预测... 现有的分支预测模型无法完全准确预测处理器中各种指令的行为,导致处理效率受限。为此提出了两种混合预测解决方案,旨在结合多种分支预测模型,以提高预测的准确性和处理器的执行效率。将TAGE(tagged geometric history length)分支预测模型与BATAGE(Bayesian tagged geometric history length)分支预测模型的预测结果转交Hybrid模型。在预测阶段中,Hybrid模型会根据TAGE和BATAGE的历史表现去选择表现最佳分支预测模型的预测结果。而在更新阶段中,Hybrid模型会根据设计的混合预测策略对需要更新条目的饱和计数器进行更新。在CBP(championship branch prediction)软件仿真平台提供的440个测试程序上进行实验,实验结果表明:与多种最新主流分支预测模型相比,两种混合预测解决方案的预测错误率均低于它们。该研究为预测所有指令模式行为问题提供了有效解决方案。在实际CPU的分支指令预测,该研究提供了一些实用价值。 展开更多
关键词 TAGE BATAGE 分支预测 混合预测
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通过SimpleScalar的分支预测模型设计与研究
11
作者 刘相通 杜军 《信息与电脑》 2024年第8期110-112,共3页
现如今,计算机体系结构是计算机研究领域的热点。使用传统的硬件描述语言(Hardware Description Language,HDL)构建体系结构时,需要大量的时间和硬件资源,而处理器模拟器能够快速地构建实验原型,辅助计算机体系结构的探索。本文通过在Si... 现如今,计算机体系结构是计算机研究领域的热点。使用传统的硬件描述语言(Hardware Description Language,HDL)构建体系结构时,需要大量的时间和硬件资源,而处理器模拟器能够快速地构建实验原型,辅助计算机体系结构的探索。本文通过在Simple Scalar模拟器的分支预测模块中添加了混合(Hybird)分支预测方法以及感知器(Perceptron)预测方法,利用SPEC95INT中的测试集进行了实验,并对不同的分支预测模型实验结果进行了分析,为实际应用中的微处理器分支预测器的设计提供了参考。 展开更多
关键词 分支预测 计算机体系结构 SIMPLESCALAR 模拟器
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MIPS32指令集兼容的CPU模拟器设计 被引量:6
12
作者 薛勃 周玉洁 《计算机工程》 CAS CSCD 北大核心 2009年第1期263-265,共3页
描述一个与MIPS32指令集兼容的CPU模拟器设计方案,该方案用C语言描述处理器的硬件行为,模拟CPU指令的执行过程,实现MIPS32除浮点运算指令以外的所有指令,有大小可配的主存储器、指令和数据统一的二相关高速缓存Cache,内置类型可配的分... 描述一个与MIPS32指令集兼容的CPU模拟器设计方案,该方案用C语言描述处理器的硬件行为,模拟CPU指令的执行过程,实现MIPS32除浮点运算指令以外的所有指令,有大小可配的主存储器、指令和数据统一的二相关高速缓存Cache,内置类型可配的分支预测器和ELF文件解析器,并给出设计的应用实例。 展开更多
关键词 MIPS处理器 模拟器 高速缓存 分支预测
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五级流水线RISC-V微处理器的研究与设计
13
作者 张学镇 汪西虎 +1 位作者 董嗣万 张一泓 《计算机工程》 CAS CSCD 北大核心 2024年第8期345-352,共8页
针对嵌入式领域低开销、高性能的应用需求,设计一种基于RISC-V开源指令集架构的32 bit微处理器。采用顺序发射、顺序执行、乱序写回的五级流水线结构,实现了整型和乘除法指令集模块组合。为了应对流水线冲突,处理器采用动态分支预测技术... 针对嵌入式领域低开销、高性能的应用需求,设计一种基于RISC-V开源指令集架构的32 bit微处理器。采用顺序发射、顺序执行、乱序写回的五级流水线结构,实现了整型和乘除法指令集模块组合。为了应对流水线冲突,处理器采用动态分支预测技术,设计数据相关性控制和乱序写回机制。使用Verilog进行设计并采用先进高性能总线(AHB)和高级外围总线(APB)为互联总线协议构建片上系统(SoC)。在仿真环境下通过编写RV32IM汇编指令测试程序,完成对处理器逻辑功能的验证。在Vivado综合工具下添加时序约束和物理约束条件后,对处理器代码进行逻辑综合并分析处理器硬件资源利用情况,最后将综合生成的码流文件下载到Xilinx Artix-7(XC7A200T-2FBG484I)现场可编程门阵列(FPGA)开发板中并以50 MHz的主频运行CoreMark程序,CoreMark跑分达到3.25 CoreMark/MHz。实验结果表明,处理器性能跑分与ARM Cortex-M3系列处理器基本持平,在各项技术对比指标相同的前提下,所设计的处理器跑分均优于RISC-V处理器对比项。所设计的处理器逻辑功能正确,使用较低的硬件开销,取得相对较高的性能指标,适用于成本受限的高性能嵌入式应用领域。 展开更多
关键词 嵌入式 RISC-V架构 五级流水线 分支预测 乱序写回 先进高性能总线
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BTB索引散列算法的研究与设计 被引量:3
14
作者 王国澎 胡向东 +1 位作者 尹飞 朱英 《计算机研究与发展》 EI CSCD 北大核心 2014年第9期2003-2011,共9页
分支误预测是影响高性能处理器性能进一步提升的一个主要因素.现代处理器采用分支目标缓存(branch target buffer,BTB)预测分支指令的目标地址,BTB的预测精度受限于其命中率.由于程序中分支指令的分布并不均匀,传统的BTB索引方式无法充... 分支误预测是影响高性能处理器性能进一步提升的一个主要因素.现代处理器采用分支目标缓存(branch target buffer,BTB)预测分支指令的目标地址,BTB的预测精度受限于其命中率.由于程序中分支指令的分布并不均匀,传统的BTB索引方式无法充分利用BTB资源,从而造成不必要的冲突缺失,影响分支目标地址的预测精度,采用散列索引方式优化访问映射关系是有效解决方法之一.当前大量文献研究了cache的访问方式,但对BTB的散列索引算法的专门探讨则显不足.为了消除分支指令的分布空洞,离散分支指令和BTB条目的固有映射关系,设计了用于BTB索引的XOR散列算法和优化的bit-select索引算法,使用概率方法对BTB单组最大映射数期望的上界作了估计,并对这两种散列索引算法的效果进行了模拟评估.实验结果表明,散列映射方式能够较好地避免BTB冲突缺失造成的预测失败,XOR散列算法的离散效果更好. 展开更多
关键词 分支目标缓冲 散列索引 XOR散列函数 分支目标地址预测 分支预测
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FixBranchPHT:一种针对BranchScope攻击的软件防御方法 被引量:1
15
作者 李永波 唐明 《密码学报》 CSCD 2023年第2期342-359,共18页
BranchScope是一种基于分支预测机制的时间侧信道攻击,攻击者利用受害者分支在intel双模态分支方向预测器的执行痕迹推断分支方向.现有大多数防护分支预测攻击和时间侧信道攻击的方案无法阻止分支在方向预测器中留下痕迹,因此不能抵御Br... BranchScope是一种基于分支预测机制的时间侧信道攻击,攻击者利用受害者分支在intel双模态分支方向预测器的执行痕迹推断分支方向.现有大多数防护分支预测攻击和时间侧信道攻击的方案无法阻止分支在方向预测器中留下痕迹,因此不能抵御BranchScope攻击;少数有效方案建议移除分支或消除秘密信息对分支方向的依赖,但需要复杂的数据流和控制流转换.本文提出一种可有效抵御BranchScope攻击的软件防护方案FixBranchPHT,详细分析了所提方案的安全性、实用性和效率.与现有方案相比, FixBranchPHT首次通过重复执行分支,刷新分支在双模态方向预测器的秘密痕迹,修改代码的量更少,程序转换难度更低.本文首先系统分析了BranchScope攻击原理和分支方向预测机制.其次,将不同的分支结构转换为统一形式,利用循环结构实现分支的重复执行;同时利用硬件事务内存的中止回滚机制,保证关键代码不被恶意中断.再次,对方案的安全性进行了理论验证.最后,选取了四个公开的BranchScope攻击目标实验验证方案的有效性,基于nbench基准测试套件评估了防护添加后的性能.实验结果表明FixBranchPHT方案可有效抵御BranchScope攻击,平均仅产生34%的性能损耗. 展开更多
关键词 branchScope攻击 软件防御 分支预测 时间侧信道攻击
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基于FPGA的32位RISC微处理器设计 被引量:4
16
作者 刘览 郑步生 施慧彬 《数据采集与处理》 CSCD 北大核心 2011年第3期367-373,共7页
提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流... 提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案。此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。在FPGA芯片上的运行时钟频率可达146.628 MHz。 展开更多
关键词 精简指令集计算机 微处理器 流水线 分支预测
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基于指令流混合模式学习的缓存预取算法 被引量:1
17
作者 王玉庆 杨秋松 李明树 《电子学报》 EI CAS CSCD 北大核心 2023年第2期342-354,共13页
近期缓存预取算法的研究热点是使用基于模式识别的预测技术,例如Lookahead,推算访存请求的地址.此类算法一方面很难学习访存行为中的依赖缓存失效,另一方面不能精确控制预取请求发送和写回的时机.为了解决上述问题,本文提出了一种基于... 近期缓存预取算法的研究热点是使用基于模式识别的预测技术,例如Lookahead,推算访存请求的地址.此类算法一方面很难学习访存行为中的依赖缓存失效,另一方面不能精确控制预取请求发送和写回的时机.为了解决上述问题,本文提出了一种基于分支预测技术和混合模式学习的缓存预取(Instruction Flow Based Hybrid Predic⁃tion,IFBHP)算法.使用分支预测技术识别程序未来指令流中的访存指令流,通过多种地址关联模式的学习逐一计算访存指令流中每条指令的地址,写入访存地址队列.使用阈值评估未来指令流进入处理器主流水线的时刻,精确控制指令流所对应的预取请求的发送和写回.实验表明,本文算法相比STeMS(Spatio-Temporal Memory Streaming)算法、ISB++(Irregular Stream Buffer++)算法、SANGAM算法、IPCP(Instruction Pointer Classifier based spatial Prefetching)算法一级数据的读操作缓存失效次数分别平均减少31.58%,28.85%,17.85%,11.48%;本文算法相比STeMS算法、ISB++算法、SANGAM算法、IPCP算法一级数据的写操作缓存失效次数分别平均减少31.58%,28.85%,17.85%,11.48%. 展开更多
关键词 缓存预取 分支预测 时间关联模式 步长模式 指令流
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一种精确的分支预测微处理器模型 被引量:3
18
作者 陈跃跃 周兴铭 《计算机研究与发展》 EI CSCD 北大核心 2003年第5期741-745,共5页
在当今深流水宽发射的微处理器中 ,为实现高性能 ,精确的分支预测是不可缺少的关键技术 分支预测失效将浪费大量的时钟周期 ,无法发挥乱序执行的效能 宽发射微处理器的有效性能同时还依赖指令窗口的大小和指令预取宽度 提出了一种新的... 在当今深流水宽发射的微处理器中 ,为实现高性能 ,精确的分支预测是不可缺少的关键技术 分支预测失效将浪费大量的时钟周期 ,无法发挥乱序执行的效能 宽发射微处理器的有效性能同时还依赖指令窗口的大小和指令预取宽度 提出了一种新的更精确的支持分支预测和分支误预测周期损失的微处理器模型 根据指令的执行带宽为指令窗口中可用指令数的平方根统计规律 ,给出了一个更为精确的描述微处理器取指带宽、分支预测精度、分支误预测周期损失、指令窗口大小和IPC之间关系的算法 ,并讨论了这些参数的综合权衡以及这些参数对程序IPC的影响 展开更多
关键词 分支预测 指令级并行 乱序执行 分文误预测 指令预取 指令窗口大小
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A novel architecture for ahead branch prediction
19
作者 Wenbing JIN Feng SHI +1 位作者 Qiugui SONG Yang ZHANG 《Frontiers of Computer Science》 SCIE EI CSCD 2013年第6期914-923,共10页
In theory, branch predictors with more compli- cated algorithms and larger data structures provide more accurate predictions. Unfortunately, overly large structures and excessively complicated algorithms cannot be imp... In theory, branch predictors with more compli- cated algorithms and larger data structures provide more accurate predictions. Unfortunately, overly large structures and excessively complicated algorithms cannot be implemented because of their long access delay. To date, many strategies have been proposed to balance delay with accuracy, but none has completely solved the issue. The architecture for ahead branch prediction (A2BP) separates traditional pre- dictors into two parts. First is a small table located at the front-end of the pipeline, which makes the prediction brief enough even for some aggressive processors. Second, oper- ations on complicated algorithms and large data structures for accurate predictions are all moved to the back-end of the pipeline. An effective mechanism is introduced for ahead branch prediction in the back-end and small table update in the front. To substantially improve prediction accuracy, an indirect branch prediction algorithm based on branch history and target path (BHTP) is implemented in AZBE Experiments with the standard performance evaluation corpora- tion (SPEC) benchmarks on gem5/SimpleScalar simulators demonstrate that AzBP improves average performance by 2.92% compared with a commonly used branch target bufferbased predictor. In addition, indirect branch misses with the BHTP algorithm are reduced by an average of 28.98% com- pared with the traditional algorithm. 展开更多
关键词 branch prediction branch speculation branch target buffer indirect branch instruction pipeline
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基于指令流访存模式预测的缓存替换策略 被引量:2
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作者 王玉庆 杨秋松 李明树 《计算机研究与发展》 EI CSCD 北大核心 2022年第1期31-46,共16页
传统的缓存替换策略主要基于经验主义,近年来研究者们使用预测技术推测访存行为,提高缓存替换的准确性,预测技术的应用是当前缓存替换策略研究的热点.由于访存行为自身的复杂性,直接在缓存系统中预测访存行为是困难的,要面对很大的不确... 传统的缓存替换策略主要基于经验主义,近年来研究者们使用预测技术推测访存行为,提高缓存替换的准确性,预测技术的应用是当前缓存替换策略研究的热点.由于访存行为自身的复杂性,直接在缓存系统中预测访存行为是困难的,要面对很大的不确定性.当前已有的研究为了解决该问题,使用越来越复杂的预测算法来分析访存行为之间的关联.然而这种方式并未真正减小不确定性,同时现有的缓存替换策略很难避免乱序执行和缓存预取对访存行为分析过程的干扰.为了解决以上问题,提出了一种新的预测缓存访问序列的方法IFAPP(instruction flow access pattern prediction),根据分支预测技术推测程序指令流,定位指令流中的访存指令,进而对其中访存指令的行为逐一进行预测.通过访存序列计算每个替换候选项的重用距离,将重用距离最远的候选项踢出.该方法可以避免乱序执行和缓存预取的干扰,预测对象是行为简单的独立访存指令,减少预测过程中所面对的不确定性.实验结果表明,该算法在一级数据缓存上比LRU算法平均减少3.2%的缓存缺失.相比经典的基于缓存预测的BRRIP和BIP算法,该算法在一级数据缓存上分别减少12.3%和14.4%的缓存缺失. 展开更多
关键词 分支预测 缓存替换策略 提前预测 访存序列预测 访存模式
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