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RS(255,223)译码器的设计与FPGA实现 被引量：12
1
作者 严来金 李明 王梦 《微计算机信息》 北大核心 2005年第1期148-149,共2页
RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向... RS码是一种多进制分组循环码,检错和纠错能力强,尤其适合纠正突发错误,在通信系统中有着广泛的应用。本文所研究的RS(255,223)译码器采用修正的Euclid译码算法(MEA),介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程,划分模块,详细论述了各子模块的设计过程。 展开更多
关键词 RS译码器 MEA算法 FPGA
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一种高速RS译码器的FPGA实现 被引量：3
2
作者 王梦 李明 严来金 《电子技术应用》 北大核心 2005年第1期75-77,共3页
结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用。该结... 结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用。该结构的特点是:控制单元简单;模块结构非常规则,易于用VerilogHDL实现;可应用于高速通信场合。 展开更多
关键词 译码器 FPGA实现 VLSI结构 流水线技术 分时复用 高速通信 HDL 模块结构 验证 规则
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CDMA2000系统中通用高速维特比译码器的设计与实现
3
作者 沈礼权 李明 +1 位作者 王梦 严来金 《无线通信技术》 2004年第4期48-50,共3页
本文描述了一种可用于 CDMA2 0 0 0通信系统的通用高速维特比译码器基于 FPGA的设计与实现。该维特比译码器具有通用性和高速性 ,它支持可变码率、可变帧长的译码。同时它采用四个 ACS并行运算的结构 ,译码速度可高达 5 88kbit/s。
关键词 维特比译码器 CDMA2000系统 第三代移动通信系统 高速 变码率 FPGA 并行运算 通用 多系统 设计
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