摘要
提出了一种在高层次综合的寄存器分配过程中考虑可测性的算法。该算法在将一个调度好的CDFG(Control Data Flow Graph)的变量分配到相应的寄存器的过程中，通过对未能分配复用到输入、输出寄存器的变量进行可测性处理，达到提高设计可测性的目的。同时在进行可测性处理的时候，定义了CDFG的节点的可测性测度方法。
This paper presents an algorithm to consider testability during high-level synthesis. Using the input control data flow graph for a design, the proposed algorithm binds each variable to a corresponding register using the left/right algorithm. The algorithm can deal with cyclic CDFG by the extension of variable lifetime.
出处
《计算机工程》
CAS
CSCD
北大核心
2003年第4期79-80,142,共3页
Computer Engineering
