摘要
0前言随着5G技术的发展,射频前端(RFFE)设计变得越来越复杂,而系统级封装(SiP)技术因其可集成多颗裸芯片与无源器件的特点,开始被广泛用于射频前端的设计中。鉴于芯片设计与封装设计传统上是由各自工程团队独立完成,这样做的缺陷是增加了迭代时间和沟通成本。如果能够实现芯片和封装协同设计,不仅可大幅减少迭代次数,提高设计成功率,而且使能芯片工程师在设计流程中随时评估封装性能。本文介绍了一种采用芯和半导体的Metis工具实现芯片和封装联合仿真的方法。目前在市场上,要实现快速的芯片和封装协同仿真的方法并不多。芯和半导体独创的这套联合仿真流程中,三维建模简单易用,并配有专门针对联合仿真的优化求解器,能够提供更高的仿真加速和仿真效率。
出处
《中国集成电路》
2021年第11期70-72,共3页
China lntegrated Circuit
