数字锁相环电路中本征抖动的消除
摘要
本文首先分析了数字锁相环中本征抖动的产生原因,然后介绍了几种减少本征抖动的方法,并就它们的优缺点作了一些比较。
出处
《集成电路应用》
2002年第5期62-63,共2页
Application of IC
参考文献3
-
1Joseph A Casasanta 等.Fine Resolution Digital Delay Line With Coarse And Fine Ad justment Stages. US 5,544,203 . 1996 被引量:1
-
2Elie Torbey.Digital Phase-Locked Loop Circuit With Reduced Phase Jitter Frequency[].US.2001 被引量:1
-
3R.E. Best.Phase-locked loops: design, simulation, and applications[]..1999 被引量:1
-
1喻旭伟.高密度脉内假目标生成技术[J].电子对抗,2003(6):25-28. 被引量:18
-
2李志刚.高性能数字延迟线的研制[J].现代雷达,1991,13(2):68-71.
-
3刘存贵.数字延迟线电路[J].集成电路应用,1992,9(2):16-19.
-
4张雅珍,于映.基于VerilogHDL语言的DPLL的数控振荡器设计[J].国外电子测量技术,2006,25(1):21-23. 被引量:4
-
5董介春,李万玉.基于VHDL语言的数字锁相环的设计与实现[J].青岛大学学报(工程技术版),2004,19(2):84-88. 被引量:7
-
6高玉良,王雪莉.一种全数字相关积累技术及在雷达系统中的应用[J].电子工程,1997(1):7-10.
-
7刘常澍,王建新,李志华.新设计的数字锁相环实验[J].实验技术与管理,2005,22(12):29-31. 被引量:1
-
8王兆华,高雁雁.用数字延迟线分离PAL信号[J].电视技术,1999,23(8):41-41. 被引量:1
-
9肖春生,刘冬利.DMTI滤波器的设计与硬件实现[J].海军工程大学电子工程学院学报,2000(1):22-27.
-
10裴志强,杨玉飞,刘宝娟.数字时钟锁相环的设计与实现[J].微处理机,2012,33(1):4-6. 被引量:1