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数字锁相环电路中本征抖动的消除

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摘要 本文首先分析了数字锁相环中本征抖动的产生原因,然后介绍了几种减少本征抖动的方法,并就它们的优缺点作了一些比较。
作者 高松 戎蒙恬
出处 《集成电路应用》 2002年第5期62-63,共2页 Application of IC
  • 相关文献

参考文献3

  • 1Joseph A Casasanta 等.Fine Resolution Digital Delay Line With Coarse And Fine Ad justment Stages. US 5,544,203 . 1996 被引量:1
  • 2Elie Torbey.Digital Phase-Locked Loop Circuit With Reduced Phase Jitter Frequency[].US.2001 被引量:1
  • 3R.E. Best.Phase-locked loops: design, simulation, and applications[]..1999 被引量:1

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