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基于FPGA的32位循环型除法器设计
被引量：
3
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摘要
借助于硬件描述语言Verilog HDL语言和FPGA,提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构,优化了时序,提高了除法运算速度,克服了传统除法器"吃时钟"的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成,无需模块划分,节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真,达到了预期的结果。
作者
李文彬
陈金鹰
王惟洁
任小强
机构地区
成都理工大学
出处
《物联网技术》
2014年第11期62-63,共2页
Internet of things technologies
关键词
VERILOG
HDL
FPGA
循环
除法器
分类号
TP393 [自动化与计算机技术—计算机应用技术]
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