多时钟域ASIC的可测性设计被引量：1

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摘要大量的ASIC设计中都引入了多个时钟,而且时钟数量还呈不断上升的趋势。扫描设计与ATPG相结合的DFT策略是目前最广泛使用的结构化测试方法。该方法的基础是待测电路的同步行为,这恰恰是多时钟系统的DFT中诸多难题的根源。本文讨论了多时钟设计中常见的DFT与ATPG问题,并给出了推荐解决方案。

作者王巍

机构地区 Synopsys Professional Service

出处《集成电路应用》 2001年第6期26-29,共4页 Application of IC

关键词多时钟域可测性设计专用集成电路

同被引文献5

1MichaelLBushnell,等.超大规模集成电路测试[M].蒋安平,等译.北京:电子工业出版社,2006.9:13-21. 被引量：2
2On-Chip-Clock controller (OCC): An Alternative Approach, SNUG Israel 2012. 被引量：1
3Using Custom OCC with TetraMax for At-speed Transition Fault testing and Small Delay Defect, SNUG France,2011. 被引量：1
4Synopsys Tetramax 2012.06-SP5 User Guidehttps://solvnet.synopsys.com/dow_retrieve/latest/tmax/tmax_olh/Default_CSH. htm. 被引量：1
5赵晓海.跨时钟域信号的几种同步方法研究[J].电子设计工程,2012,20(7):139-143. 被引量：4

集成电路应用

2001年第6期

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