摘要
介绍了一个八位高速并行乘法器的ＩＰ设计，该乘法器的部分积产生电路采用非重叠的三位编码方式，并且改进了Ｗａｌｌａｃｅ加法树内部的连线方式。用ＶＨＤＬ语言描述了整个设计，并在Ａｌｔｅｒａ公司ＥＰＦ１０Ｋ１０ＬＣ８４－３上实现了该乘法器。
In this paper we introduced an IP design of fast multiplier. The design is based on non-overlapped scanning of 3-bit fields of the multiplier. The Wallace tree is modified. The structure of the multiplier is expressed in VHDL, and it was implemented in EPF10K10LC84-3.
出处
《半导体技术》
CAS
CSCD
北大核心
2001年第8期20-23,共4页
Semiconductor Technology
