一种从E1信号中提取时钟的全数字锁相环设计与实现

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摘要我们提出一种从E1信号中提取时钟的全数字锁相环 ,并采用半脉冲移动技术设计数控振荡器 ,使得时钟占空比的误差小于4 %。经实验证实 ,完全可以用于从数字信号中提取时钟。由于数字集成电路发展得比较成熟 ,集成度远高于模拟集成电路。

作者黄海生刘宇

机构地区西安邮电学院

出处《现代电子技术》 2000年第12期8-9,12,共3页 Modern Electronics Technique

关键词设计数字锁相环 E1信号 FPGA ASIC 时钟

参考文献1

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现代电子技术

2000年第12期

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