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可简化FPGA应用设计的高速模数转换器
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摘要
AD9250转换器的JESD204B串行接口将每个IC所需高速差分输出数据路径的数目从多达28个减至2个。每个上电周期以及经过链路重新同步事件后,其Subclassl确定性延迟功能都是可重复的。
出处
《今日电子》
2012年第12期65-65,共1页
Electronic Products
关键词
高速模数转换器
FPGA
设计
应用
数据路径
差分输出
串行接口
同步事件
分类号
TN791 [电子电信—电路与系统]
引文网络
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0
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0
1
XiCHANG,Zhuo ZHANG,Peng ZHANG,Jianxin XUE,Jianjun ZHAO.
BIFER: a biphasic trace filter approach to scalable prediction of concurrency errors[J]
.Frontiers of Computer Science,2015,9(6):944-955.
今日电子
2012年 第12期
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