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40纳米500MHz DSP核心的时钟设计与分析

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摘要 在低于40纳米的超深亚微米VLSI设计中,时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。
出处 《中国电子商情》 2010年第9期54-55,共2页 China Electronic Market
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